Из d триггера jk триггер: Справочник «Цифровые Интегральные Микросхемы»

Справочник «Цифровые Интегральные Микросхемы»

Справочник «Цифровые Интегральные Микросхемы» [ Содержание ]

---

2.5.3. JK-триггеры

JK-триггеры подразделяются на универсальные и комбинированные. Универсальный JK-триггер имеет два информационных входа J и K. По входу J триггер устанавливается в состояние Q=1, /Q=0, а по входу K-в состояние Q=0, /Q=1.

JK-триггер отличается от RS-триггера прежде всего тем что в нем устранена неопределенность, которая возникает в RS-триггере при определенной комбинации входных сигналов.

Универсальность JK-триггера состоит в том, что он может выполнять функции RS-, Т- и D-триггеров.

Комбинированный JK-триггер отличается от универсального наличием дополнительных асинхронных входов S и R для предварительной установки триггера в определенное состояние (логической 1 или 0).

Простейший JK-триггер можно получить из синхронного RS-триггера с динамическим управлением, если ввести дополнительные обратные связи с выходов триггера на входы, которые позволяют устранить неопределенность в таблице состояний (рис. 2.50.а).

Рис. 2.50.a. Преобразование синхронного RS-триггера в JK-триггер;

Если на входы J и К подать уровень логической единицы, то получим T-триггер, который переключается каждым входным импульсом (рис. 2.50, б).

Рис. 2.50.б. Преобразование JK-триггера в T-триггер;

На рис. 2.50.в приведено условное обозначение JK-триггера и таблица состояний. При входных сигналах J=К=0 состояние триггера не изменяется, так как напряжение низкого уровня на одном входе элемента И-НЕ отменяет пpохождение сигналов от других его входов и удерживает выходной сигнал в текущем логическом состоянии.

Рис. 2.50.в. условное обозначение JK-триггера

Таблица состояний JK-триггера

Установлено		Записано
J	K	Qn+1	/Qn+1
H	H	Без изменений Qn /Qn
Н	В	Н=0	В=1
В	Н	В=1	Н=0
В	В	Переброс /Qn Qn

Если на входы J и К подать взаимно противоположные уровни, то при подаче перепада напряжения на вход С выходы JK-триггера устанавливаются в такие же состояния. При подаче на входы J и К одновременно напряжений высокого уровня триггер переключается в состояние, противоположное предыдущему, если на вход синхронизации С подать перепад напряжения.

Управление полным тактовым импульсом, подаваемым на вход С, применяется для двухступенчатых триггеров (рис. 2.50.г).

Рис. 2.50.г. двухступенчатый JK-триггер;

Такой триггер тоже имеет обратные связи с выходов на входы, исключающие неопределенное состояние триггера.

Рис. 2.50.д. двухступенчатый JK-триггер на логических элементах И-НЕ
с симметричной схемой управления триггера второй ступени;

Из JK-триггера можно получить D-триггер, если вход К соединить со входом J через дополнительный инвертор (рис. 2.50,д).

Рис. 2.50.е. Схема преобразования JK-триггера в D-триггер

Микросхема TB1 (рис. 2.51) представляет собой универсальный двухступенчатый JK-триггер.

Рис. 2.51. Комбинированный JK-триггер — структура микросхемы, условное обозначение и цоколевка микросхемы ТВ1.

Триггер имеет инверсные асинхронные входы установки /S и сброса /R, т. е. с активным низким уровнем. Если на эти входы подать противоположные уровни (низкий — 0 и высокий — 1), то входы J, K и С не действуют и состояния выходов Q и /Q триггера определяются сигналами на входах /S и /R, таблица состояний (табл. 2.27).

Таблица 2.27. Состояния триггера ТВ1

Режим работы	Входы					Выходы
	/S	/R	J	K	C	Qn+1	/Qn+1
Асинхронная установка	0	1	Х	Х	Х	1	0
Асинхронный сброс	1	0	Х	Х	Х	0	1
Неопределенность	0	0	Х	Х	Х	X	X
Загрузка «1» (установка)	1	1	1	0	_/\_	1	0
Загрузка «0» (сброс)	1	1	0	1	_/\_	0	1
Переключение	1	1	1	1	_/\_	/Qn	Qn
Хранение (нет изменений)	1	1	0	0	_/\_	Qn	/Qn

Когда на входы /S и /R поданы напряжения высокого уровня, в триггер можно загружать информацию от входов J и K или хранить ее (см. таблицу состояний). Каждый из входов J и K снабжен логическим элементом 3И, т.е. микросхема ТВ1 имеет три входа J и три входа K. Вход синхронизации C инверсный динамический. Состояния двухступенчатого триггера переключаются фронтом и спадом положительного импульса, подаваемого на вход синхронизации C. Информация со входов J и K загружается в триггер первой ступени (элементы DD1.3 и DD1.4), когда напряжение входа C изменяется от низкого уровня к высокому (по фронту) и переносится в триггер второй ступени по отрицательному перепаду импульса синхронизации (по спаду). Сигналы на входах J и K не должны изменяться, если на входе /C присутствует напряжение высокого уровня. Состояния выходов Q и /Q будут неопределенные, если на входы /S и /R одновременно подать напряжение низкого уровня, т. е. комбинация сигналов /S=/R=0 является запрещенной.

Микросхемы ТВ6 и ТВ9, ТВ10 и TB11 содержат по два JK-триггера с общим выводом питания (рис. 2.52).

Рис. 2.52. Структура, условное обозначение и цоколевка микросхем ТВ6, ТВ9;
Рис. 2.52a. Структура, условное обозначение и цоколевка микросхемы ТВ10;

Вход синхронизации С у всех триггеров инверсный динамический, поэтому данные от входов J и К переносятся на выходы Q и /Q по отрицательному перепаду импульса С. Когда импульс на входе С переходит от высокого уровня к низкому, сигналы на входах J и К не должны изменяться. Информацию от входов J и К следует загружать в триггер, когда на входе С присутствует напряжение высокого уровня.

У триггеров микросхемы ТВ6 нет входа предварительной установки /S, поэтому в таблице состояний (комбинированного JK-триггера) необходимо исключить первую строку (асинхронную установку 1). Если на вход /R будет подано напряжение низкого уровня, то входы J, К и С не действуют.

У триггеров микросхемы ТВ10 нет входа предварительного сброса /R, поэтому в таблице состояний комбинированного JK-триггера необходимо исключить вторую строку (асинхронный сброс 0).

Для микросхем ТВ6 и ТВ10 в таблице состояний не имеет смысла и третья строка, т. к, они имеют только по одному асинхронному входу (либо /S, либо /R). Триггеры микросхемы ТВ11 в отличие от триггеров микросхемы ТВ9 имеют две общие цепи управления: вход синхронизации /С и асинхронный вход сброса /R (рис. 2.53).

Рис. 2.53. Условное обозначение и цоколевка микросхемы ТВ11

Микросхемы ТВ14 и ТВ15 содержат по два комбинированных JK-триггера, которые запускаются положительным перепадом импульса синхронизации, т. е. вход С прямой динамический. Отличительной особенностью триггеров данных микросхем является то, что второй информационный вход /К — инверсный, поэтому очень легко такие JK-триггеры превращать в D-триггеры (рис. 2.54).

Рис. 2.54. Структура ТВ15, условные обозначения и цоколевки ТВ14 и ТВ15

Состояние таких триггеров приведено в табл. 2.28.

Таблица 2.28. Состояния триггера ТВ15

Режим работы	Входы					Выходы
	/S	/R	J	/K	C	Qn+1	/Qn+1
Асинхронная установка	0	1	X	X	X	1	0
Асинхронный сброс	1	0	X	X	X	0	1
Неопределенность	0	0	X	X	X	1	1
Загрузка «1» (установка)	1	1	1	0	_/\_	1	0
Загрузка «0» (сброс)	1	1	0	1	_/\_	0	1
Переключение	1	1	1	0	_/\_	/Qn=1	Qn=0
Хранение (нет изменений)	1	1	0	1	_/\_	1	0

Основные параметры триггеров ТТЛ приведены в табл.2.20.

---

Счетные Т и JK-триггеры — Help for engineer

Счетные Т и JK-триггеры

Т-триггеры можно построить с помощью любого двухступенчатого триггера. Наличие двух ступеней позволяет избавиться от запрещенных состояний. Ранее мы рассматривали принцип работы D-триггера, именно поэтому построение счетного триггера будем осуществлять на его базе. Он состоит из входа C (синхронизирующий) и выхода Q. Чтобы произвести синтез необходимого нам устройства, нужно инверсный выход соединить со входом:

Счетным Т-триггер называют потому, что он считает количество импульсов, которое поступает к нему на вход. Правда, подсчет ведется лишь до одного. При повторной подаче сигнала на вход – значение выхода сбрасывается. Это свойство дало возможность использовать устройство, как делитель частоты.

С выхода будем снимать импульсы вдвое меньшей частоты, чем было на входе

Для построения счетного устройства мы использовали д-триггер с работой по заднему фронту. Соответственно и полученное будет работать по тому же принципу, временная диаграмма имеет следующий вид:

Собранный T-trigger на логических элементах представлен ниже. Синий провод означает нулевой уровень напряжения, красный – единица. Работает устройство при подаче импульсов с определенной частотой на вход C. Начинает происходить подсчет входящего сигнала, и по заднему фронту, выход меняет значение:

Обозначение ничем не отличается от ранее рассмотренных:

Все это мы говорили об асинхронном т-триггере (работа не контролируется никаким дополнительным сигналом). В синхронном операции начинают выполняться после подачи единицы на вход С. Небольшая модификация позволяет получить синхронный t-триггер, теперь он включится в работу только при подаче синхросигнала:

Временная диаграмма асинхронного устройства приобретает чуть иной характер, появляется прямая зависимость выхода от синхронизирующего входа:

Обозначение на схемах:

JK-trigger не совсем счетный, он считает только при определенной комбинации на входе. Работает он практически так же, как и RS. Его преимущество — не имеет запрещенной комбинации. То есть, по сути, это усовершенствованный rs-триггер. Запрещенная комбинация 1,1 убирается с помощью обратных связей. Для него таблица истинности:

Собираем на ТТЛ (логических) элементах. С помощью анимации намного проще понять, как все работает. Единица в верхнем правом углу рисунка означает первый кадр – начало отсчета. Если на входах появятся две единицы, то при отключении синхросигнала, значение на выходе Q будет меняться на противоположное (счет).

Схематическое обозначение не имеет ярко выраженных особенностей:

Недостаточно прав для комментирования

Триггеры Асинхронный RS-триггер T- триггеры Синхронный RS…

Сразу хочу сказать, что здесь никакой воды про триггер, и только нужная информация. Для того чтобы лучше понимать что такое триггер, асинхронный rs-триггер, t-триггеры, синхронный rs триггер, d-триггер, jk-триггер , настоятельно рекомендую прочитать все из категории Электроника, Микроэлектроника , Элементная база

триггер ы

Основные понятия
Триггер — электронное устройство, которое может сохранять одно из двух возможных состояний.

Входы триггера подразделяются на:

установочные — для установки начального состояния триггера;

информационные — для ввода информации;

исполнительные — для задания момента срабатывания триггера.

Триггеры запускаются по фронту или по срезу

Обозначения воздействия исполнительного импульса

асинхронный rs-триггер

S — set – установка в «1» Обозначение
R – reset – сброс в «0»
RS – триггер асинхронный, т.е . Об этом говорит сайт https://intellect.icu . переход из одного состояния в другое не связано с тактовыми сигналами.

Таблица истинности RS-триггера

Временные диаграммы асинхронного RS-триггера

синхронный rs триггер

Обозначение

Предварительно на Q=«1», изменение на «0» возможно, когда наR и C «1», если надо на Q=1, то S=1 и C=1 и т.д.

Временные диаграммы

 

d-триггер

D-триггер – (триггер задержки данных delay ) — синхронный триггер, выходное состояние которого совпадает с сигналом на его информационном входе (D-входе), которое тот имел на предыдущем такте импульсов синхронизации
Условное обозначение и Таблица истинности срабатывания триггера по фронту

Временные диаграммы

D-триггер задерживает на 1 такт информацию, существующую на входе D.
На D – триггерах могут быть построены регистры , чтобы заполнить 8-ми разрядное слово надо 8 D-триггеров.
Информация в D-триггерах хранится до тех пор, пока не придет разрешение на смену информации и тогда запишется другое число

 

T- триггеры

Счетный триггер (Т-триггер) изменяет свое состояние всякий раз при наличии активного уровня сигнала на его единственном информационном входе Т.

Обозначение

Т-триггер – делитель частоты на 2.

Временные диаграммы

Таблица истинности

 

jk-триггер (универсальный)

Обозначение Таблица истинности

Временные диаграммы

Если соединить J и k, то получаем Т-триггер. Т-триггер, при С=1

D-триггер на JK-триггере

А как ты думаешь, при улучшении триггер, будет лучше нам? Надеюсь, что теперь ты понял что такое триггер, асинхронный rs-триггер, t-триггеры, синхронный rs триггер, d-триггер, jk-триггер и для чего все это нужно, а если не понял, или есть замечания, то нестесняся пиши или спрашивай в комментариях, с удовольствием отвечу. Для того чтобы глубже понять настоятельно рекомендую изучить всю информацию из категории Электроника, Микроэлектроника , Элементная база

8 т-триггер jk-триггер d-триггер по схеме ms с инвертором управление триггером по перепаду входного сигнала t – триггер

8. Т-триггер, JK-триггер, D-триггер по схеме MS с инвертором. Управление триггером по перепаду входного сигнала

T – триггер.

Триггером Т-типа (счетным триггером) называется логическое устройство с двумя устойчивыми состояниями и одним входом Т, изменяющее свое состояние на противоположное всякий раз, когда на Т вход поступает управляющий (счетный) сигнал. Таблица переходов счетного триггера показана на рис. 15.20.

В соответствии с таблицей переходов логическое управление Т – триггера можно записать следующим образом:

(15.10)

Уравнение (15.10) показывает, что Т-триггер выполняет операцию сложения по модулю 2 относительно переменных T_n и Q_n, откуда и следует название триггера.

Для переключения триггера в противоположное состояние необходимо на схему управления триггера подать информацию о текущем состоянии триггера. Для выполнения данной операции схему синхронного RS— триггера дополняют цепями обратной связи, причем выход соединяют со входом S, а вход Q – со входом R (рис. 15.21). Аналогично можно построить Т – триггер на основе D— триггера, если выход соединить со входом D.

Однако, наличие гонок делает схему, представленную на рис. 15.21 неработоспособной, если длительность сигнала на входе Т превышает время задержки переключения триггера .

Рассмотрим процесс возникновения гонок в схеме Т – триггера, показанной на рис.15.21. Пусть, триггер находится в нулевом состоянии, Q= «0», = «1», и сигнал на ходе Т равен нулю (Т= «0»). На выходе элементов DD_{1, DD2 получим код DD1= «1» , DD2= «1» независимо от состояния выходов Q и . На БЯ, собранную на элементах DD3 , DD4 , подан код DD1= «1», DD2= «1». БЯ находится в режиме хранения. Состояния выходов Q и не меняются пока Т= «0». Пусть сигнал на входе Т изменился и стал равным единице (Т= «1»). Пусть длительность этого сигнала превышает время задержки переключения . После того, как сигнал на входе Т стал равным единице, спустя время , состояние выходов триггера Q и изменится на противоположное и вновь будет подано на входы элементовDD1и DD2. Так как сигнал Т все еще равен единице, то изменение состояния выходов Q и вызовет повторное переключение триггера и т.д. Окончательное состояние триггера будет случайным и зависеть от соотношения времени установления триггера и длительности сигнала на входе Т. Рассмотренный вид гонок называется «проскоками». Для устранения проскоков необходимо обеспечить постоянство сигналов на входах схемы управления, пока сигнал на входе Т равен единице (Т= «1»). Есть несколько способов решения проблемы проскоков. Один из этих способов состоит в установке задержки в цепи обратной связи (рис.15.22). Длительность задержки должна превышать длительность сигнала Т= «1» на входе Т.}

Т – триггер с внутренней задержкой.

Широкое распространение получила схема Т – триггера с внутренней задержкой, построенная на основе RS – триггера на элементах И-ИЛИ-НЕ (рис.15.23). Подадим на вход R этой схемы сигнал, на вход S – сигнал Q. Для удобства описания работы схемы покажем элементы «И» и «ИЛИ-НЕ» раздельно и перечертим схему RS – триггера в виде, показанном на рис.15.24. На этой схеме бывшие входы S и R обозначены как (S) и (R).

Рассмотрим работу этой схемы. При подаче на вход С логического нуля (С= «0») на выходах элементов DD₁¹_{и DD2² также присутствуют логические нули (DD1¹= «0», DD2²= «0»). Элементы «И» DD1¹и DD2² в этом режиме не определяют состояния выходов триггера Q и . БЯ образуется на элементах DD1², DD1³ ,DD2¹, DD2³ с управлением по асинхронным входам , . Поскольку выход Q соединен со входом (S), а выход — со входом (R), то при подаче на вход С логической единицы (С= «1») через элементы DD1¹и DD2² прежнее состояние БЯ подтверждается. Иначе говоря, до тех пор, пока сигнал на входе С равен логической единице, выходы Q и сохраняют свое состояние. Состояние входов , в этом режиме не влияет на состояние БЯ. Пусть, например, Q= «0», = «1», С= «1». Тогда в соответствии со схемой рис. 15.24 получим, что сигнал на выходе элементов DD2¹= «0», DD2² = «0», откуда следует, что сигнал на выходе = «1». Этот сигнал поступает на вход элемента DD1¹, что при С= «1», дает на выходе элемента DD1¹ логическую единицу, и на выходе элемента DD1³ подтверждает логический ноль (Q= «0»). Таким образом, БЯ триггера, показанного на рис. 15.24 при С= «1», блокирована. Управление БЯ возможно только при С= «0» и путем подачи соответствующих сигналов на входы , .}

Окончательный вариант схемы Т – триггера с внутренней задержкой показан на рис.15.25. В этой схеме по сравнению со схемой RS — триггера рис. 15.24 добавлено два элемента «И-НЕ» DD_{3 и DD4, выходы которых подключены ко входам , предыдущей схемы. Кроме того, вход «С» обозначается как «Т», прежние , — как (), (). При Т= «0», на выходах элементов DD3, DD4 получили логические единицы (DD3= «1», DD4= «1»). На прежние входы (), () поступаю две логические единицы одновременно, поскольку Т= «0», на выходах элементов «И» DD1¹и DD2² присутствуют логические нули. БЯ на элементах DD1², DD1³, DD2¹, DD2³ находится в режиме хранения. после подачи на вход Т логической единицы (Т= «1»), как было показано на примере схемы рис. 15.24, БЯ оказывается блокированной. Состояния выходов Q и остаются неизменными в течение всего интервала времени, пока Т= «1». Постоянство значений Q и при Т= «1» является необходимым условием последующего однозначного переключения Т – триггера в необходимом направлении. На выходе элемента DD3 при Т= «1» получаем инверсное значение сигнала , на выходе DD4 — инверсное значение сигнала Q . Этот код подается на пока что блокированные входы (), ()., что и обеспечит в последующем переход БЯ в состояние, противоположное предыдущему. Например, при нулевом состоянии БЯ, когда Q= «0», = «1» и Т= «1» на входе () будем иметь логический ноль (DD3 = ()= «0»), на входе ()- логическую единицу (DD4 = ()= «1»). Пусть, теперь, сигнал на входе Т переходит с логической единицы на ноль. Будучи подключенным ко входам элементов DD1¹и DD3² , ноль на входе Т сразу же заблокирует эти элементы. Тем самым разрешается переключение БЯ сигналами, снимаемыми с выходов элементов DD3 и DD4 , уровни сигналов на выходах DD3и DD4 остаются неизменными в течение времени задержки срабатывания этих элементов. Сохраняющиеся на входах элементов DD3 и DD4 сигналы обеспечивают переключение БЯ в нужном направлении. Через на выходах элементов DD3 и DD4 устанавливается код DD3 = «1», DD4= «1» и БЯ переходит в режим хранения. Для надежного переключения БЯ необходимо поддерживать сигналы на выходах элементов DD3 и DD4 неизменными в течение всего времени переключения БЯ. Поэтому схему триггера с внутренней задержкой необходимо проектировать так, чтобы выполнялось условие: (15.11)}

Рассмотренные ранее семы асинхронных и синхронных RS – и D — триггеров переключаются по приходу определенного уровня напряжения на входы схем и называются схемами триггеров, переключаемых уровнем напряжения. Т – триггер с внутренней задержкой переключается по приходу на вход Т перепада с единичного уровня на нулевой. Варианты обозначений Т – триггера, переключаемого перепадом с единицы на ноль, показаны на рис. 15.26, перепадом с нуля на единицу – на рис. 15.27.

В схеме Т — триггера устранены проскоки и обеспечивается однозначное переключение триггера при любой длительности сигнала на входе Т. Существенным достоинством триггера с внутренней задержкой является то, что большую часть времени БЯ блокирована. Воздействие помех на БЯ возможно только в течение времени задержки переключения элементов И-НЕ . Недостаток схемы триггера с внутренней задержкой состоит в необходимости выдерживать соотношение (15.11) между временем задержки срабатывания элементов И-НЕ и ИЛИ-НЕ. Это требование накладывает определенные ограничения на параметры и топологию схемы триггера.

Минимальная длительность сигнала на входе Т определяется требованием установления нового кода на выходах элементов DD₃ и DD₄ и равна: (15.12).

Время переключения триггера после перехода сигнала на входе Т с единицы на ноль равно:

(15.13).

Время восстановления триггера после перепада на входе Т с единицы на ноль определяется временем установления кода DD₃ = «1», DD₄= «1» на выходах элементов И-НЕ:

(15.14).

Триггеры

JK-типа.

Триггером JK-типа называется триггер, имеющий входы J и K , который при J=K=1 выполняет инверсию предыдущего состояния триггера (т.е. реализуется Т-триггер)., а в остальных случаях JK— триггер работает как RS— триггер, при этом вход J эквивалентен входу S, вход K эквивалентен входу R. Таблица переходов JK— триггера показана на рис. 15.28. Логическое уравнение JK— триггера имеет вид: (15.15).

Схема JK— триггера может быть получена из схемы Т— триггера, если увеличить число входов схемы управления. Схема JK— триггера показана на рис. 15.29. Она получена из схемы Т – триггера с внутренней задержкой путем увеличения числа входов элементов «И-НЕ» DD₃ , DD₄. Обозначения элементов на схеме JK— триггера (рис. 15.29а) соответствует обозначениям элементов Т – триггера с внутренней задержкой (рис. 15.28), но на рис. 15.29 элементы «И» и «ИЛИ-НЕ» начерчены в виде единичного элемента «И-ИЛИ-НЕ».

JK-триггер называют универсальным триггером. Его достоинство состоит в наличии развитой логике на входе. Однако большое количество внешних выводов ограничивает количество JK— триггеров, входящих в состав одной ИС. Обозначение JK— триггера на функциональных схемах показано на рис. 15.29б

Триггеры, управляемые перепадом

В триггерах, управляемых перепадом, используют одну последовательность тактовых импульсов, но новое состояние триггера устанавливается только после окончания действия тактирующего импульса. В отличие от триггеров с внутренней задержкой в триггерах, управляемых перепадом, для устранения гонок используются дополнительные бистабильные ячейки. Не рассматривая всех вариантов исполнения таких триггеров, остановимся подробнее только на схеме MS с инвертором и схеме трех триггеров. Более подробно варианты схем триггеров представлены в книге …

Триггер, управляемый перепадом, по схеме MS с инвертором.

Схема RS-триггера , управляемого перепадом, по схеме MS с инвертором показана на рис. 15.33. В отличии от двухтактного триггера по схеме MS в данном типе триггера подается одна последовательность тактовых импульсов, причем на триггер S синхронизирующий сигнал поступает через инвертор. Триггер M собран на элементах DD₁ … DD₄ , триггер S – на элементах DD₆…DD₉.

Если на синхронизирующем входе присутствует уровень логического нуля (С= «0»), то запись новой информации в триггер M запрещена. При любом коде на входах R и S на выходах элементов DD₁ , DD₂ имеем код DD₁ = «1», DD₂ = «1», и БЯ на элементах DD₃ и DD₄ находится в режиме хранения. На выходе инвертора DD₅ получаем инвертированный сигнал = «1». Этот сигнал подается на синхронизирующие входы триггера S . Информация с выходов триггера M (Q’ и ’) переписывается в триггер S . Оба триггера M и S находится в одинаковом состоянии.

При поступлении тактирующего сигнала на вход С (С= «1») информация с входов R и S записывается в триггер M . Код на выходах Q’ и’ соответствует новому состоянию триггера. На выходах инвертора DD₅ имеем сигнал = «0», запись в триггер S блокирована. Код на выходах Q и триггера S сохраняется до тех пор, пока сигнал синхронизации С= «1» .

После прихода сигнала синхронизации с уровня, соответствующего логической единице (С= «1»), на уровень логического нуля (С= «0») запись новой информации в триггер M вновь блокируется, и через инвертор DD₅ разрешается перезапись информации с триггера M в триггер S. На выходах Q и устанавливается новое состояние, соответствующее коду, который присутствует на входах R и S перед поступлением на вход синхронизации С перепада с единицы на ноль. Обозначение RS – триггера, управляемого перепадом с единицы на ноль, показано на рис. 15.35. Так же, как и при обозначении двухтактного триггера, в обозначении триггера, управляемого перепадом, ставят буквы: «ТТ».

Входы , , показанные на рис. 15.33, служат для асинхронной установки триггера в единичное или нулевое состояние в соответствии с таблицей переходов RS — триггера. Сигналы , подают параллельно на БЯ триггеров M и S , что обеспечивает одновременную асинхронную установку обоих триггеров в соответствующее состояние. При работе триггера по синхронным входам, асинхронные входы должны быть отключены. В схеме, показанной на рис. 15.33, это можно сделать, подав на входы , логические единицы (= «1», = «1»). Обозначение RS – триггера, управляемого перепадом из единицы на ноль и имеющего дополнительные асинхронные входы, показано на рис. 15.36. Подобно триггерам с внутренней задержкой и многотактным триггерам триггеры, управляемые перепадом, используют для борьбы с гонками. Проиллюстрируем это положение на примере работы счетного триггера, управляемого перепадом, выполненного по схеме MS с инвертором. Счетный триггер можно построить на основе RS – триггера, показанного на рис. 15.33, если ввести обратные связи с выходов Q и на входы R и S соответственно. Эти соединения показаны на рис. 15.33 пунктиром. Отметим, что Т— триггер имеет только один вход С сигнала синхронизации RS – триггера. Входы R и S как внешние выводы не могут быть использованы, так как они задействованы под обратные связи. Отключим , входы, для чего подадим нам них логические единицы. Полагая, что входы , отключены, в дальнейшем их рассматривать не будем.

Пусть в исходном состоянии оба триггера M и S записан нуль, так что Q’ = «0», ’= «1», Q = «0», = «1». Временные диаграммы работы триггера (рис. 15.33) в счетном режиме показана на рис. 15.37. На вход Т подаем последовательность синхроимпульсов. С выхода элемента DD₅ снимаем инверсию этих импульсов. На выходах элементов DD₃ (Q’ ) и DD₈ (Q) имеем логические нули, на выходах элементов DD₄ (’) и DD₉ () логические единицы. Логический нуль на входе Т установит на выходах логических элементов DD₁ , DD₂ логические единицы. Поскольку на выходе DD₃ логический нуль, с выхода элемента DD₆ снимем логическую единицу. На обоих входах элемента DD₇ логические единицы, на выходе этого элемента присутствует логический ноль. Этот ноль подтверждает нулевое состояние БЯ на элементах DD₈ , DD₉ .

В момент времени t₁ на входе Т переходит на уровень логической единицы , сигнал на выходе DD₅ — на уровень логического нуля. Логический ноль на выходе элемента DD₅ обеспечит получение логической единицы на выходах элементов DD₆ , DD₇ . БЯ на элементах DD₈ , DD₉ переходит в режим хранения. Состояние ее выходов Q и остается неизменным до тех пор, пока сигнал на входе Т= «1». Постоянство сигнала на выходах Q и обеспечивает устойчивый переход триггера M в единичное состояние. При этом нуль на выходе DD₈ сохраняет единицу на выходе DD₂ , а две единицы на входах элемента DD₁ переводит его выход в состояние нуля.

В момент времени t₂ состояние входа Т переходит с уровня логической единицы на уровень логического нуля, на выходе инвертора DD₅ — с уровня логического нуля на уровень логической единицы. На выходах элементов DD₁ , DD₂ код снова равен DD₁ = «1», DD₂ = «1». БЯ на элементах DD₃ и DD₄ переходит в режим хранения. Ее состояние остается неизменным до прихода следующего импульса на счетный вход Т . Единичный сигнал на выходе DD₅ и единица на выходе элемента DD₃ переводит сигнал на выходе элемента DD₆ на уровень нуля. Ноль на выходе элемента DD₄ удерживает сигнал на выходе элемента DD₇ на уровне логической единицы. Уровни сигналов на выходе БЯ DD₈ , DD₉ принимает значение, соответствующее единичному состоянию триггера. Далее процесс переключения триггера проходит подобным образом.

Из временной диаграммы рис. 15.37 следует, что сигнал на выходе триггера M изменяется по приходу на входе Т с нуля на единицу. Сигнал на выходе триггера S изменяется по окончанию тактового импульса на входе Т единицы на ноль. Постоянство уровней на выходах Q и в течение интервала, пока Т = & обеспечивает однозначность переключения триггера и отсутствие гонок.

Импульсы на выходах всех элементов, кроме инвертора DD₅ следует с частотой, в два раза меньшей частоты следования импульсов на входе Т. Сигнал на выходе элемента DD₂ имеет импульсы, совпадающего по длительности с импульсом на входе Т. Сигнал на выходе элемента DD₂ соответствует переходу счетного триггера из единичного состояния в нулевое, что видно из применения состояния выходов Q (выход DD₈) и (выход DD₉) триггера. Следовательно, импульсы на выходе элемента DD₂ можно рассматривать как инвертированный сигнал переноса при добавлении к единичному состоянию триггера очередного счетного импульса. Аналогично, импульс на выходе элемента DD₁ можно считать как инвертированный сигнал заема при вычитании из нулевого состояния триггера очередного счетного импульса, поступившего на вход Т.

Триггер, управляемый переходом, выполненный по схеме MS не требует подбора времени задержки срабатывания отдельных компонентов схемы, как это имеет место в триггере с внутренней задержкой. Однако схема триггера, управляемого переходом по схеме MS с инвертором обладает низкой помехоустойчивостью. Низкая устойчивость объясняется теми же причинами, что и низкая помехоустойчивость синхронно RS триггера на элементах И – НЕ , когда помеха, поступившая на входы БЯ может применить их состояние и запомнится.

Минимальная длительность сигнала на входе Т определяется требованием надежного установления нового хода на выходах триггера М и ранга.

t₄ =2t_3сри-не (15.16)

Время установления хода на выходах триггера после прихода перехода с единицы на ноль на вход С равно времени задержки срабатывания инвертора DD₅ и время задержки срабатывания

триггера S: t_3тг=4t_{3ср и-не} (15.17) Максимальная частота переключения триггера по схеме MS с инвертором (рис. 15.33):

(15.17)

JK-триггеры | Основы электроакустики

JK-триггер (от англ. jump и keep), отличается от рассмот-ренного RS-триггера тем, что появление на обоих информацион-ных входах (J и K) логических единиц (для прямых входов) при-водит к изменению состояния триггера. Такая комбинация сигналов для JK-триггера не является запрещенной. В остальном JK-триггер подобен RS-триггеру, причем роль входа S играет вход J, а роль входа R – вход К. JK-триггеры реализуются в виде в виде двухтактных триггеров (т. е. JK-триггеры являются синхронными). На рис. 23.10 приведено условное графическое обозначение двухступенчатого JK-триггера. 

 

 

 

 

Рис. 23.10. JK-триггер 

Полная таблица истинности JK-триггера аналогична таблице истинности RS-триггера, но не имеет неопределенных состояний (рис. 23.11). Данная таблица справедлива при активизации входа синхронизации.

 

Рис. 12.11. Таблица истинности JK-триггера

 

Для динамических триггеров характерно блокирование информационных входов в тот момент, когда полученная информация передается на выход.

Нужно отметить, что в отношении реакции на входные сигналы динамический триггер, срабатывающий при изменении сигнала на входе С от 1 к 0, подобен рассмотренному двухступенчатому триггеру, хотя они отличаются внутренним устройством.

Для прямого динамического С-входа используют обозначения, приведенные на рис. 14.2 (срабатывание триггера по переднему фронту), а для инверсного динамического С-входа используют обозначения, приведенные на рис. 14.2, б (срабатывание триггера по заднему фронту).

Для примера рассмотрим микросхему К555ТВ9 (рис. 23.12), которая представляет собой два JK-триггера с динамическим управлением по входу синхронизации, имеющие инверсные входы асинхронной установки R и S.

 

Рис. 23.12. ИМС К555ТВ9

 

При подаче логического 0 на вход S и логической 1 на вход R триггер устанавливается в единичное состояние (Q = 1). При подаче на вход S логической 1, а на вход R логического 0 триггер устанавливается в нулевое состояние (Q = 0). При S = R = 1 триггер работает как синхронный JK-триггер, причем срабатывает он при изменении сигнала на входе синхронизации С от 1 к 0.

JK-триггер является универсальным триггером. Универсальность JK-триггера заключается в возможности реализации на его основе RS, T и D-триггеров. Преобразование JK-триггера в RS, T, D-триггеры показано на рис. 23.13. Подача уровня логической единицы «1» осуществляется либо подключением резистора (порядка 1кОм), соединенного с +5 В, либо к выходу свободного элемента И-НЕ, один вход которого подключается к корпусу.

 

Рис. 23.13. Реализация на основе JK других типов триггеров:

• а) асинхронный RS-триггер,
• б) асинхронный Т-триггер,
• в) синхронный Т-триггер,
• г) D-триггер

 

 

Персональный сайт — Триггеры

Триггер — это запоминающее устройство, хранящее одно из двух состояний — либо 0 либо 1.

Содержание

Является синхронным триггером

Таким образом триггер сохраняет значение поданное на вход D.

Рис. 14. Условное обозначение D-триггера, его реализация и временные диаграммы его работы.

Рис. 15. Временные диаграммы.

При C=0 и R=S=1 возникает запрещенное состояние.

Предназначен для хранения информации на входе D при C=1

Рис. 16. Условное обозначение T-триггера.

Триггер при подаче сигнала синхронизации меняет значение на выходе на противоположное. Может иметь вход стробирования Е (при Е=0 триггер не изменяет значение на выходе ни при каких условиях).

 

Рис. 17. Схема T-триггера.

Если импульс синхронизации короткий (менее времени переключения триггера) то триггер работает в штатном режиме. При длительном импульсе синхронизации возможен автоколебательный режим.

Может быть реализован и на синхронном RS-триггере (рис. 5.3).

Рис. 18. Реализация T-триггера на базе RS-триггера.

Короткие импульсы синхронизации (менее времени срабатывания триггера) не совсем удобны для управления триггерами. Как вариант модернизации существуют двухступенчатые триггеры. Они реагируют на смену значения на входе синхронизации (фронт:0-1, либо спад:1-0).

В основе — RS триггер.

Рис. 19. Общий вид двухступенчатых триггеров.

Перезапись из первой во вторую ступень происходит при смене значения входа синхронизации.

Двухступенчатый синхронный RS-триггер

Рис. 20. Схема двухступенчатого синхронного RS-триггера.

Запись происходит по спаду (изменение с 1 до 0). Основа — два обычных RS-триггера. Запись в первый триггер происходит при С=1 (второй триггер в это время в режиме хранения). При смене значения С на С=0 происходит запись значений из первого триггера во второй. Таким образом запись происходит по спаду сигнала синхронизации С (это обозначается наклонной чертой на входе синхронизации в обозначении триггера на схеме — см. рис 6.3).

Рис. 21. Условное обозначение двухступенчатого синхронного RS-триггера.

Двухступенчатый D-триггер

Рис. 22. Схема и условное обозначение двухступенчатого D-триггера.

Логика работы та же что и у RS-триггера. С=1 — запись в первый триггер, С=0 — запись из первого во второй (запись по спаду).

Двухступенчатый JK-триггер

Рис. 23. Схема двухступенчатого JK-триггера.

Поведение аналогично предыдущим триггерам кроме состояния J=1 K=1. Рассмотрим это состояние. При J=1K=1 и C=1 возникает автоколебательный процесс: 0, 1, 0, 1 и т.д. JK-триггер должен переключаться в состояние, противоположное тому, в котором находится 2-й триггер, т.е. используются только внутренние обратные связи (ОС).

Для устранения этого недостатка можно модифицировать схему (рис. 24)

Рис. 24. Схема двухступенчатого JK-триггера (без автоколебательного процесса).

Особенность схемы — наличие глубокой обратной связи (а именно, связи выходов второй ступени со входами первой ступени). В результате в триггер первой ступени записываются только значения. противоположные значениям на выходе, поэтому нет колебательного процесса (и генерации случайных чисел заодно).

Двухступенчатые триггеры изменяют свои значения по спаду/фронту синхроимпульса, поэтому длительность импульсов не важна.

Приведенные выше (рис. 23 и 24) схемы являются базовыми, теперь следует рассмотреть конкретные реализации.

Рис. 25. Реализация двухступенчатого JK-триггера на базе элементов «И-НЕ».

На входы D1 и D2 идет обратная связь с выходов D7, D8. Запись происходит при условии, что на выходах D1 и D2 одновременно присутствуют «1» (запись во вторую ступень). Запись в первую ступень происходит при противоположных значениях на выходах D7, D8. Запись в первую ступень происходит либо при C=1, либо при J=K=0. Перезапись — при C=0 (на выходах D1 и D2 — единицы).

Еще эту схему можно получить на базе RS-триггеров (вывод схемы — на рис. 26)

Рис. 26. Реализация двухступенчатого JK-триггера на основе RS-триггера (вывод схемы).

Рис. 27. Пример универсального триггера.

При необходимости в схему можно ввести асинхронные входы установки в 0 и 1 — они устанавливают схему независимо от схемы управления. Триггер сч такими входами называется универсальным (т.е. он имеет и синхронные. и асинхронные входы установки). Асинхронные входы нужны для инициализации. Пример — рис 27, вход Reset переустановка всех компонентов схемы в начальное состояние. В режиме хранения требуется реагирование на синхронные входы (на их значения). При режиме записи — приоритет у асинхронных входов.

 

Универсальный JK-триггер

Рис. 28. Обозначение универсального JK-триггера.

Имеет как синхронные, так и асинхронные входы установки. Конъюнкции D1 и D2 могут быть и 3х-входовыми, и 6-тивходовыми, а могут иметь и большую размерность, следовательно, вместо одного сигнала J приходят несколько сигналов, объединенных конъюнкциями. Другими словами, на входе появляется «1», если на всех J — «1». Для входа K ситуация аналогичная.

 

Классическая схема ступенчатого D-триггера представлена на рисунке 29.

Рис. 29. Разработка ступенчатого D-триггера.

Состоит из трех асинхронных RS-триггеров (состоят из D1-D2, D3-D4, D5-D6 соответственно). Первую ступень образуют два триггера: (D1-D2) и (D3-D4), а вторая образуется, соответственно, на базе *D5-D6).

Первую ступень образуют два триггера: (D1-D2) и (D3-D4), а вторая образуется, соответственно, на базе *D5-D6).

T3 — с инверсными входами (рем хранение — оба значения равны «1»). Если C=0, то T2=T3=1, то есть при C=0T3=1, а при C=1 T3 определяется тем, что подается на вход D.

При C=0,D=0 в T1 записывается некоторое значение, а T2 находится в запрещенном состоянии (две «1»).

Если при C=1 T2=1 и T3=0, то произойдет переход в режим записи и произойдет запись «0» во вторую ступень.

Рассмотрим случай, когда C=0,D=1. Пусть D4=0, вход D4=0, тогда D1=1, можно наблюдать противоположную картину: T2 находится в режиме записи значения, а T1 — в запрещенном состоянии.

Рис. 8.2. Условное обозначение ступенчатого D-триггера.

При переключении C из «0» в «1» на D3 происходит то же изменение, что и на D2 — переход из 1 в 0. Тогда T3 находится в режиме записи логической единицы:

(0)Q→1 (1)¯Q→0

При C=1 значение на входе D поменяется: 1→0, выход D4 установится в значение логической «1», поэтому D1 станет равным 1 (его значение на выходе не меняется, на D2 — то же самое (только там — логический 0), поэтому значение на выходе D3 не меняется за счет D1 и D2).

При C=1 значение на входе D изменяется в порядке 1→0→1, значение D3 меняться не будет. Следовательно, при C=0 на выходе значение не будет меняться, при C=1 значение на выходе тоже не меняется. Таким образом, запись производится при переключении с 0 на 1 (по фронту).

• Первый триггер — для фиксации того, что хотим записать «0»;
• Второй триггер — для фиксации того, что хотим записать «1».

В итоге, при C:0→1 происходит запись, то есть переключение в другое состояние (или в запрещенное состояние).

Рис. 30. Условное обозначение ступенчатого D-триггера.

Рис. 31. Преобразование ступенчатого D-триггера в универсальный.

Рис. 32. Условное графическое обозначение универсального D-триггера.

 

JK-триггер

Подробности

Автор: EngineerDeveloper®

   JK – триггер по своей структуре и принципу работы очень сильно напоминают RS-триггер за исключением того, что в JK – триггере постарались и убрали запрещенную комбинацию. Таки образом, JK – триггер состоит из двух синхронных RS-триггеров с дополнительной логикой, которая и исключает запрещенную комбинацию см. рис. 1.

Рис.1. Структура JK – триггера

            В таблице 2 приводится таблица истинности для JK-триггера. Она идентична той, что приводилась для RS-триггера. Вход «J» (от англ. Jump — прыжок) соответствует назначению входа «S» для RS-триггера, а «К» (от англ. Kill — убить) — это «R» у RS-триггера.

 

С	K	J	Q(t)	Q(t+1)	Пояснения
0	x	x	0	0	Режим хранения информации
0	x	x	1	1
1	0	0	0	0	Режим хранения информации
1	0	0	1	1
1	0	1	0	1	Режим установки единицы J=1
1	0	1	1	1
1	1	0	0	0	Режим записи нуля K=1
1	1	0	1	0
1	1	1	0	1	K=J=1 счетный режим триггера
1	1	1	1	0

Таблица 1. Таблица истинности для JK – триггера

            На базе JK-триггера возможно построить D-триггер или Т-триггер. Как видно из таблицы истинности JK-триггера, он переходит в инверсное состояние каждый раз при одновременной подаче на входы J и K логической единицы. Это свойство позволяет создать на базе JK-триггера Т-триггер, объединив входы J и К.

            Алгоритм функционирования JK-триггера можно представить формулой:

Как схема триггера D меняется на тип SR, тип JK и тип T?

Базовый блок , схема , способная хранить 1-битный двоичный сигнал, в совокупности называется триггером (Filp-Flop)

Триггер — это базовый логический компонент, который составляет последовательную логическую схему . У него два стабильных состояния: «0» и «1». В различных ситуациях ввода он может быть установлен в состояние 0 или 1 состояние. Когда входной сигнал исчезает, установленное состояние может оставаться неизменным.Таким образом, триггер может запоминать 1-битный двоичный сигнал. В зависимости от логической функции триггеры можно разделить на триггеры SR, триггеры D, триггеры JK, триггеры T и T ‘. По разным структурным формам можно разделить базовые триггеры SR, синхронные триггеры, триггеры «ведущий-ведомый» и триггеры по фронту.

а. Когда триггер находится в состоянии 1, то есть Q = 1, если S’R ‘= 01 или 11, триггер все еще находится в состоянии 1. Если S’R ‘= 10, триггер переходит в состояние 0.

б. Когда триггер находится в состоянии 0, то есть Q = 0, если S’R ‘= 10 или 11, триггер все еще находится в состоянии 0. Если S’R ‘= 01, триггер переходит в состояние 1.

Ограничение состоит в том, что S’R ‘не может быть 0 одновременно.

Как D-триггеры превращаются в SR, JK и T?

Преобразование D в триггер JK

Используя таблицу преобразования D-to-JK, данный D-триггер можно преобразовать в JK-триггер, как показано на рисунке 1.В совокупности таблица представляет собой таблицу истинности триггера JK и таблицу стимулов D-триггера.

Рисунок 1: Таблица преобразования D-to-JK.

После этого нам нужно упростить выражение входа D в соответствии с J, K и Q n. Мы снова будем использовать технологию K-map.

Рисунок 2: Упрощение K-карты ввода D на основе J, K и Q n

На рисунке 2 показано, что для преобразования D-триггера в JK-триггер его вход D должен быть управляется выходом логического элемента ИЛИ с двойным входом, вход которого равен

Отрицательный Ñ между фазой и текущим состоянием Q (т.е. Q Ñ)

Отрицание K (K̅) связано с текущим состоянием Q n

Это показывает, что нам нужен вентиль НЕ

— отрицательный K.

Два с дверью, один получает JQ n, а другой — KQ n

Логический элемент ИЛИ для получения входного значения d, заданного JQ K + KQ Ñ

Таким образом, результирующая система такая, как показано на фиг. 3.

Рисунок 3: D-триггер, предназначенный для использования в качестве JK-триггера

Наконец, убедитесь, что разработанная система использует проверочную таблицу D-to-JK, как и ожидалось, как показано на рисунке 4.

Рисунок 4. Сравнение таблицы проверки D-to-JK и таблицы истинности логики триггера JK .

На рисунке 8 показаны первый, второй, третий и девятый столбцы таблицы проверки правильности D-to-JK (показаны бежевыми оттенками) с теми же записями, что и записи в столбцах таблицы истинности триггера JK. Это указывает на то, что данный D-триггер ведет себя точно так же для каждой комбинации входов и текущего состояния, что и триггер JK.

Таким образом, можно сделать вывод, что процесс конвертации прошел успешно.

Преобразование D в триггер SR

Процесс преобразования заданного D-триггера в SR-тип инициируется получением таблицы, представляющей информацию, представленную в таблице истинности SR-триггера, и информацию, передаваемую посредством таблица D-стимулов.Такая таблица называется таблицей преобразования D-to-SR, как показано на рисунке 5.

Рисунок 5: Таблица преобразования D-to-SR.

Обратите внимание на то, что в последних двух строках таблицы преобразования в столбце «D Input» стоит X (Do not Cares). Это связано с тем, что при использовании триггера SR входная комбинация S = R = 1 недействительна (потому что выход будет непредсказуемым).

Следующим шагом является получение логического выражения для данного входа D-триггера на основе входов требуемых триггеров S и R и текущего состояния Q n.Однако при этом нам необходимо максимально упростить логические выражения, используя соответствующие методы упрощения (например, K-map ICfans). Вот подробное описание метода Карно тайминга .

Рисунок 6: Упрощение K-карты для входа D

Из рисунка 6 упрощенное логическое выражение для входа d определяется как S + RQ Ñ. Это означает, что для того, чтобы данный D-триггер вел себя как желаемый триггер SR, нам нужно AND Q n, чтобы отрицать пользовательский ввод R, а затем результат OR с пользовательским вводом.

Следовательно, необходимая дополнительная комбинированная схема будет вентилем НЕ, логическим элементом И и логическим элементом ИЛИ. Окончательная система, разработанная с использованием этих компонентов, показана на рисунке 7.

Рисунок 7: D-триггеры ведут себя как SR-триггеры

После завершения процесса преобразования нам нужно продолжить процесс проверки. Здесь нам нужно написать таблицу истинности для спроектированной системы и сравнить ее записи с записями в таблице истинности триггера SR (обязательного).

Рисунок 8: Сравнение таблицы проверки D-to-SR и таблицы истинности триггера SR.

На рисунке показано, что все записи в первом, втором, третьем и восьмом столбцах (показаны бежевыми оттенками) таблицы проверки D-to-SR согласуются с записями, присутствующими в таблице истинности триггера SR. Последние две строки выглядят по-разному, но их можно считать эквивалентными, потому что выход триггера SR может быть высоким или низким из-за недопустимых комбинаций входов.Фактически, мы разработали систему, которая лучше, чем триггеры SR, потому что она имеет предсказуемое поведение выхода, когда оба входа являются высокими.

Таблица проверки показывает, что процесс преобразования был успешным: данный D-триггер функционально эквивалентен требуемому триггеру SR clock .

Преобразование D в триггер T

Чтобы преобразовать данный D-триггер в T-образную форму, нам нужно получить соответствующую таблицу преобразования, как показано на рисунке 9.Здесь информация в таблице возбуждения D-триггера вставляется как часть таблицы истинности T-триггера.

Рисунок 9: Таблица преобразования D-to-T.

В полученной таблице преобразования следующим шагом является выражение входных данных, d, терминологии в T и Q.

Рисунок 10: K-карта, упрощенная для D, выраженная как T и Q n

Как можно Как видно из рисунка 10, чтобы преобразовать данный D-триггер в T-тип, нам нужно направить его входной вывод (D) через выход входа логического элемента XOR к T и Q n.Это приведет к созданию новой цифровой системы, показанной на Рисунке 11 (a) (сообщество semiconductor ).

Если вы должны ограничиться вентилями НЕ, ИЛИ и И, нам нужно будет выполнить следующие шаги:

Используйте вентиль И для И для пользовательского входа T и отрицания текущего состояния триггера Q п.

Используйте другой вентиль И для запуска текущего состояния триггера и отмены T (полученного как выход логического элемента НЕ).

Или используйте логический элемент ИЛИ с двумя входами, чтобы соединить выходы двух элементов И вместе.

В результате получается цифровая система, показанная на Рисунке 11 (b).

Рисунок 11: D-триггер, предназначенный для использования (a) вентилей XOR и (b) T-триггеров только с вентилями NOT, OR и AND.

Следующим и последним шагом является проверка процесса преобразования с использованием таблицы проверки D-to-T, как показано на рисунке 12.

Рисунок 12: Сравнение таблицы проверки D-to-T и таблицы истинности триггера T.

Как видно из рисунка, первый, второй и предпоследний столбцы таблицы проверки D-to-T (заштрихованы бежевым цветом) идентичны столбцам в таблице истинности T-триггера.Это указывает на то, что процесс преобразования успешен, то есть поведение данного D-триггера точно такое же, как и у T-триггера.

Хотя мы проверили систему, представленную на рисунке 11 (a), вывод также действителен для конструкции, показанной на рисунке 11 (b), потому что

Если вы хотите узнать больше, на нашем веб-сайте есть спецификации продукта для триггеры, вы можете перейти на ALLICDATA ELECTRONICS LIMITED для получения дополнительной информации

Триггеры по краю

Триггеры по краям

Триггерные изменения, запускаемые фронтом состояния либо на положительном фронте (нарастающий фронт), либо на отрицательном фронте (задний фронт) тактового импульса на входе управления.Три основных здесь представлены типы: S-R, J-K и D.

Щелкните один из следующих типов триггера. Тогда его логический символ будет показан слева. Обратите внимание на small треугольник, называемый динамическим входом индикатор , это , используемый для идентификации триггера, запускаемого фронтом. Положительное срабатывание фронта (без пузыря на входе Clock): S-R, J-K и D. Запуск по отрицательному фронту (с пузырь на входе Clock): S-R, J-K и D.

Входы S-R, J-K и D называются синхронными входами, потому что данные на этих входах передается на выход триггера только по фронту запуска часов Импульс. С другой стороны, прямой набор (SET) и входы clear (CLR) называются асинхронными входами, поскольку они влияют на состояние триггера не зависит от часов.Для синхронного для правильной работы эти асинхронные входные данные должны быть сохранены НИЗКИЙ.

Триггер S-R с синхронизацией по фронту

Основные операции показаны ниже вместе с таблица истинности для этого типа триггеров. Таблица операций и истинности для триггеры, срабатывающие по отрицательному фронту, такие же, как и для положительных, за исключением что задний фронт тактового импульса является запускающим край.

	Как S = 1, R = 0. Триггерные УСТАНОВКИ на нарастающих часах край.

Обратите внимание, что входы S и R могут быть изменены в любое время, когда вход часов — НИЗКИЙ или ВЫСОКИЙ (за исключением очень короткого интервала вокруг запускающий переход часов), не влияя на выход. Это проиллюстрировано на временной диаграмме ниже:

Триггер J-K с синхронизацией по фронту

Триггер J-K работает очень похоже на триггер S-R.Единственная разница в том, что у этого триггера НЕТ недопустимого состояния. Выходы переключаются (переключение на противоположное). состояние), когда оба входа J и K находятся в ВЫСОКОМ состоянии. Показана таблица истинности ниже.

Триггер D с синхронизацией по фронту

D-триггер работает намного проще. Это имеет только одно дополнение к часам. Это очень полезно, когда один бит данных (0 или 1) должен быть сохранен. Если на D высокий при подаче тактового импульса триггер устанавливает и сохраняет значение 1.Если при подаче тактового импульса на входе D присутствует LOW, триггер сбрасывает и сохраняет 0. Таблица истинности ниже суммирует операции положительного запускаемого фронтом D-триггера. Как и прежде, триггер, запускаемый отрицательным фронтом, работает так же, за исключением того, что спадающий фронт синхроимпульса — это пусковой фронт.

цифровая логика — путаница в том, когда срабатывает JK-триггер

Недавно я начал изучать защелки и триггеры, и я понимаю, что устройства с синхронизацией по фронту, такие как триггеры, игнорируют свои входы до тех пор, пока тактовый сигнал не перейдет с низкого на высокий или с высокого на низкий, в зависимости от.Эта временная диаграмма показывает выходной сигнал спадающего фронта D FF, который я ожидал в конкретном пограничном случае

.

Действительно, я нашел этот самый результат со следующим мастером-подчиненным D FF, смоделированным в программном обеспечении

Затем я узнал о триггере JK и, хотя я понимаю, что он должен делать, меня кое-что смущает.

Со схемой выше я пробовал что-то похожее на то, что я делал с D FF:

Я ожидал, что Q не изменится и останется низким, так как J и K не были высокими при переходе часов с высокого на низкий.

Вот почему я смущен: для меня это контрастирует с другими триггерами, запускаемыми по фронту, такими как D или T, которые изменяют свой выход только в зависимости от того, какие входы были при переходе тактового сигнала (будь то рост, падение, или оба). Здесь выходы JK FF изменяются только на заднем фронте, но даже если значения входов одинаковы на двух последовательных задних фронтах, если они изменились между ними, выход будет отражать это. Как я понял, это , а не , что должно делать устройство с синхронизацией по фронту.Я считаю, что это связано с тем, что JK FF представляет собой две последовательно соединенные защелки SR. Таким образом, пока часы находятся на высоком уровне, главная защелка может захватывать входы, но не требует их удержания до тех пор, пока часы не вернутся к низкому уровню. Таким образом, входные данные обрабатываются до тех пор, пока тактовая частота высока, но выходной сигнал изменяется только по спадающему фронту.

Я также читал, что другие триггеры могут быть реализованы с использованием триггеров JK, что я бы понял, если бы эта схема не вела себя таким образом. В этой схеме, если я подключу J и K к общему входу и инвертирую сигнал, поступающий в K, чтобы реализовать D FF, то результирующая схема не будет вести себя так же, как D FF, описанный ранее.Вместо этого вот что делает вывод

Наличие схемы, подтверждающей входы только по фронту тактового сигнала, является желательным свойством, но этот JK FF, который отображается повсюду, похоже, не работает таким образом. Но опять же, я узнал о них только недавно, так что, возможно, мое замешательство связано с тем, что я что-то упускаю. Это нормальное поведение или приемлемо для триггеров, запускаемых по фронту? И есть ли способ изменить схему так, чтобы входные данные обрабатывались только во время спада или нарастания тактового сигнала?

Вьетнамки

Вьетнамки выдержки из:

http: // www.elec.uq.edu.au/~3e211/pracs/prac2/prac2.htm
Кафедра компьютерных наук и электротехники
Университет Квинсленда
Сент-Люсия Qld 4072 Австралия
 

Элементы памяти в последовательной схеме называются триггерами . Шлепки схема имеет два выхода, один для нормального значения и один для дополнительного значения сохраненный бит. Двоичная информация может входить в триггер разными способами и вызывать к разным типам шлепанцев.

Введение — Базовая схема триггера

Схема триггера может быть построена из двух вентилей И-НЕ или двух вентилей ИЛИ-НЕ.Эти триггеры показаны на рисунках 2 и 3. Каждый триггер имеет два выхода, Q и Q ‘, и два входа, , набор и сброс . Этот тип триггера обозначается как триггер SR или Защелка SR . Триггер на рисунке 2 имеет два полезных состояния. Когда Q = 1 и Q ‘= 0, он находится в состоянии установки (или в состоянии 1). Когда Q = 0 и Q ‘= 1, он находится в состоянии сброса (или 0-состояние). Выходы Q и Q ‘дополняют друг друга и называются нормальный и дополнительный выходы соответственно.Двоичное состояние триггера принимается равным быть значением нормального вывода.

Когда 1 применяется к обоим входам установки и сброса триггера в На рисунке 2 оба выхода Q и Q ‘переходят в 0. Это условие нарушает тот факт, что оба выхода дополняют друг друга. При нормальной работе это условия следует избегать, убедившись, что единицы не применяются к обоим входам одновременно.

(а) Логическая схема

(б) Таблица истинности

Рисунок 2. Базовая схема триггера с вентилями NOR

(а) Логическая схема

(б) Таблица истинности

Рисунок 3. Базовая триггерная схема с логическими элементами NAND

Базовая триггерная схема NAND на рисунке 3 (a) работает с входами обычно на 1, если не нужно менять состояние триггера. 0 применяется мгновенно на вход набора заставляет Q перейти к 1 и Q ‘перейти к 0, помещая триггер в набор штат.Когда оба входа переходят в 0, оба выхода переходят в 1. Этого условия следует избегать. в нормальном режиме работы.

Вернуться к содержанию

---

Введение — тактовый SR Flip-Flop

Триггер SR с синхронизацией, показанный на рисунке 4, состоит из базового ИЛИ триггер и два логических элемента И. Выходы двух логических элементов И остаются равными 0 до тех пор, пока тактовый импульс (или CP) равен 0, независимо от входных значений S и R. Когда идет тактовый импульс на 1, информация от входов S и R проходит к базовому триггеру.С обоими S = 1 и R = 1, появление тактового импульса приводит к тому, что оба выхода на мгновение переходят в 0. Когда импульс удален, состояние триггера является неопределенным, т. Е. Любое состояние может возникнуть, в зависимости от того, остается ли вход установки или сброса триггера на 1 больше. чем переход к 0 в конце импульса.

(а) Логическая схема

(б) Таблица истинности

Рисунок 4. Триггер SR с синхронизацией

Вернуться к содержанию

---

Введение — D-триггер

D-триггер, показанный на рисунке 5, представляет собой модификацию тактовой частоты. Шлепанцы SR.Вход D идет напрямую на вход S, а дополнительный вход D переходит на вход R. Вход D дискретизируется во время появления тактового импульса. Если это равно 1, триггер переключается в установленное состояние (если оно еще не было установлено). Если это 0, триггер перейдет в чистое состояние.

(a) Логическая схема с вентилями NAND

(b) Графический символ

(c) Таблица переходов

Рисунок 5. Clocked D-триггер

Вернуться к содержанию

---

Введение — JK Flip-Flop

Триггер JK является усовершенствованием триггера SR в том смысле, что неопределенное состояние Тип SR определен в типе JK. Входы J и K ведут себя как входы S и R для установки и очистите триггер (обратите внимание, что в триггере JK буква J означает набор, а буква K для ясности). Когда входы логической 1 применяются одновременно к J и K, триггер переключается в состояние дополнения, т.е., если Q = 1, переключается на Q = 0 и наоборот.

Триггер JK с синхронизацией показан на рисунке 6. Выход Q соединяется оператором AND с K и CP, так что триггер сбрасывается во время тактового импульса, только если Q был ранее 1. Точно так же выход Q ‘соединяется с входами J и CP так, чтобы триггер был установлен с тактовый импульс, только если Q ‘ранее был 1.

Обратите внимание, что из-за соединения обратной связи в триггере JK сигнал CP, который остается 1 (в то время как J = K = 1) после того, как выходы были дополнены один раз, вызовет повторные и непрерывные переходы выходов.Чтобы избежать этого, тактовые импульсы должны иметь время продолжительность меньше задержки распространения через триггер. Ограничение на Ширина импульса может быть устранена с помощью конструкции ведущий-ведомый или с запуском по фронту. Одинаковый рассуждения также применимы к T-триггеру, представленному ниже.

(а) Логическая схема

(b) Графический символ

(c) Таблица переходов

Рисунок 6. Триггер JK с синхронизацией

Вернуться к содержанию

---

Введение — T-триггер

T-триггер — это версия JK-триггера с одним входом.Как показано в На рисунке 7 T-триггер получается из типа JK, если оба входы связаны вместе. Выход T-триггера «переключается» с каждым тактовым импульсом.

(а) Логическая схема

(b) Графический символ

(c) Таблица переходов

Рисунок 7. T-триггер с тактовым управлением

Вернуться к содержанию

---

Введение — Срабатывание триггеров

Состояние триггера изменяется мгновенным изменением входного сигнала.Это изменение называется триггером, а вызываемый им переход — триггером. В основные схемы рисунков 2 и 3 требуется триггер входа, определяемый изменением уровня сигнала. Этот уровень необходимо вернуть до исходного уровня до того, как будет применен второй триггер. Шлепанцы с тактовой частотой запускаются импульсы.

Путь обратной связи между комбинационной схемой и элементами памяти в Рисунок 1 может вызвать нестабильность, если выходы памяти элементы (триггеры) меняются, а выходы комбинационной схемы, идущие на входы триггеров выбираются тактовым импульсом.Способ решить обратную связь проблема синхронизации состоит в том, чтобы сделать триггер чувствительным к переходу импульса, а не к длительность импульса.

Тактовый импульс проходит через два перехода сигнала: от 0 до 1 и возврат от 1 до 0. Как показано на рисунке 8, положительный переход определяется как положительный край и отрицательный переход как отрицательный край.

Рисунок 8. Определение перехода тактовых импульсов

Уже введенные синхронизированные триггеры срабатывают во время положительного фронта Pulse, и переход между состояниями начинается, как только импульс достигает уровня логической 1.Если другие входы изменяются, пока часы все еще равны 1, может возникнуть новое состояние выхода. Если триггер должен реагировать только на положительный (или отрицательный) краевой переход, вместо этого от всей длительности импульса проблема множественных переходов может быть устранена.

Вернуться к содержанию

---

Введение — Триггер ведущий-ведомый

Триггер ведущий-ведомый состоит из двух отдельных триггеров. Один контур обслуживает как хозяин, а другой как раб.Логическая схема триггера SR показана на Рисунок 9. Главный триггер активирован на положительном фронте тактовый импульс CP и ведомый триггер блокируются инвертором. Информация на внешние входы R и S передаются на главный триггер. Когда пульс возвращается значение 0, главный триггер отключен, а ведомый триггер включен. Раб Затем триггер переходит в то же состояние, что и главный триггер.

Рисунок 9. Логическая схема триггера ведущий-ведомый

Временные отношения показаны на рисунке 10, и предполагается, что триггер находится в открытом состоянии до появления тактового импульса.Выход Состояние триггера ведущий-ведомый возникает при отрицательном переходе тактового импульса. Некоторые триггеры ведущий-ведомый изменяют состояние выхода при положительном переходе тактовой частоты. импульс за счет наличия дополнительного инвертора между клеммой CP и входом ведущего.

Рисунок 10. Временные отношения в триггере «главный-подчиненный».

Вернуться к содержанию

---

Введение — Триггер по фронту

Другой тип триггера, который синхронизирует изменение состояния во время перехода тактового импульса. это триггер, срабатывающий по краю.Когда входной тактовый импульс превышает определенный порог уровня, входы заблокированы, и дальнейшие изменения в триггере не будут затронуты. до тех пор, пока тактовый импульс не вернется к 0 и не появится другой импульс. Некоторые срабатывают по краю триггеры вызывают переход по положительному фронту тактового импульса (запускается по положительному фронту), и другие на отрицательном фронте импульса (запускаются по отрицательному фронту). Логическая схема триггера D-типа, срабатывающего по положительному фронту, показан на рисунке 11.

Рисунок 11. Триггер с положительным фронтом, тип D

При использовании в одной схеме триггеров разных типов необходимо убедиться, что все Выходы триггеров совершают свои переходы одновременно, т. е. во время отрицательного фронт или положительный фронт тактового импульса.

Вернуться к содержанию

---

Введение — прямые входы

Триггеры в корпусах IC иногда предоставляют специальные входы для установки или сброса триггер асинхронно.Их обычно называют предустановленными и очищенными. Они влияют на триггер без необходимости в тактовом импульсе. Эти данные полезны для того, чтобы триггеры переходят в исходное состояние перед их синхронизацией. Например, после питания включен в цифровой системе, состояния триггеров неопределенные. Активация входа очистки сбрасывает все триггеры до исходного состояния 0. Рисунок символ триггера JK с активным низким клиром показан на Рисунок 12.

(a) Графический символ

(б) Таблица переходов

Рисунок 12. Вьетнамки JK с прямым просветом

Вернуться к содержанию

---

Препарат

Подготовьте в своем практическом пособии следующее:

Базовый триггер

1. Изобразите логическую схему для не синхронизированного триггера логического элемента ИЛИ-НЕ.
2. Введите ожидаемую временную диаграмму для сигналов Q и Q ‘в Рисунок 13.

   Рисунок 13. Временная диаграмма триггера NOR gate

3. Нарисуйте логическую схему для не синхронизированного триггера логического элемента И-НЕ.
4. Введите ожидаемую временную диаграмму для сигналов Q и Q ‘в Рис 14.

   Рисунок 14. Временная диаграмма триггера логического элемента И-НЕ

Триггер ведущий-ведомый

1. Нарисуйте логическую схему, реализованную с помощью вентилей для триггера SR master-slave. на Рисунке 9. Используйте триггеры NOR gate.
2. Введите ожидаемую временную диаграмму для сигналов Y, Y ‘, Q и Q’ в Рисунок 15.

   Рисунок 15. SR временная диаграмма триггера ведущий-ведомый

Триггер по краю

1. Изобразите логическую схему для триггера, запускаемого положительным фронтом D-типа. Рисунок 11.
2. Введите ожидаемую временную диаграмму для сигналов S, R, Q и Q ‘в Рисунок 16.

   Рисунок 16. Временная диаграмма триггера с запуском по фронту D-типа

Вернуться к содержанию

---

Процедура

Используйте LogicWorks для моделирования подготовленных вами схем.Используйте переключатели из Библиотека ввода-вывода для входов и датчиков из библиотеки ввода-вывода для выходов. Поместите сигнал имена в цепи, чтобы сигналы были видны в окне синхронизации. Создать отдельный чертеж для каждой схемы.

Чтобы убедиться, что ваши схемы не пересекают границы страницы печати, проверьте Показать страницу Опция Outlines в меню Drawing | Display Options …

Распечатывайте схему и формы сигналов только для триггера «ведущий-ведомый» SR.

Вернуться к содержанию

---

Оборудование

Вернуться к содержанию

---

Список литературы

• Мано, М., «Цифровой дизайн», Прентис / Холл, 1984. Глава 6.
• Смит Р., «Схемы, устройства и системы», Wiley, 1980.
• «LogicWorks для Windows 3.0» от Capilano Computing Systems, Ltd., Аддисон-Уэсли, 1995.
• 74LS Данные устройства

Вернуться к содержанию

---

JK Вьетнамки

• Изучив этот раздел, вы сможете:
• Понимание схем JK Flip-flop и может:
• • Опишите типичные области применения триггеров JK.
• • Распознавайте стандартные символы схем для триггеров JK.
• • Распознавайте интегральные схемы JK Flip-flop.
• • Опишите альтернативные формы шлепанцев JK.
• Изучите временные диаграммы, объясняющие работу триггеров JK.
• Используйте программное обеспечение для моделирования триггеров JK.

Рис. 5.4.1 Базовая схема JK-триггера

Универсальный программируемый триггер

JK-триггер также называют программируемым триггером, потому что, используя его входы, J, K, S и R, он может имитировать действие любого другого типа триггера.

На рис. 5.4.1 показана базовая конфигурация (без входов S и R) триггера JK, использующего только четыре логических элемента NAND. Схема аналогична синхронизированному триггеру SR, показанному на рис. 5.2.7 (модуль цифровой электроники 5.2), но на рис. 5.4.1 можно увидеть, что, хотя вход синхросигнала такой же, как и в синхронизированном SR триггер, вентиль И-НЕ 1 на рис. 5.4.1 теперь представляет собой вентиль с тремя входами, а установленный вход (S) был заменен входом с меткой J, а третий вход обеспечивает обратную связь с выходом Q.

В NAND 2 вход сброса (R) на рис. 5.2.7 был заменен входом K, и имеется дополнительная обратная связь от Q. Цель этой обратной связи — устранить неопределенное состояние, которое произошло на триггере SR. когда оба входа были установлены на логический 0 одновременно.

Операция

В качестве отправной точки предположим, что и J, и K находятся на логической 1, а выходы Q = 0 и Q = 1, это приведет к включению И-НЕ 1, поскольку у него есть логическая 1 на двух (J и Q) своих три входа, для изменения своего выходного состояния на логический 0 требуется только логическая 1 на его тактовом входе.В то же время NAND 2 отключен, потому что у него только один из входов (K) на логической 1, его вход обратной связи находится на логическом 0 из-за обратной связи от Q.

По прибытии тактового импульса выход И-НЕ 1 становится логическим 0 и вызывает изменение состояния триггера так, что Q = 1 и Q = 0. Это действие включает И-НЕ 2 и отключает И-НЕ 1.

Однако, поскольку это изменение состояния на выходах происходит, возникает проблема. Если тактовый импульс все еще высокий, или в его t _{удерживают период} , когда триггер меняет состояние, выход NAND 2 мгновенно перейдет в логический 0, и триггер вернется в исходное состояние.Это может затем создать ситуацию, когда триггер будет быстро колебаться между своими двумя состояниями.

Эти проблемы, вызванные «скачками» выходных данных по линиям обратной связи от выхода к входу до окончания тактового импульса, известны как ОПАСНОСТИ НАГОНКИ, и, конечно, их следует избегать. Однако это можно сделать, используя более сложную версию схемы.

Рис. 5.4.2 Символ триггера JK Master-Slave

Триггер JK Master Slave.

Этот тип триггера не только сводит к минимуму проблему опасности гонки, но также может функционировать как SR, синхронизированный SR, тип D или триггер Toggle.Терминология «главный-подчиненный» относится к устройству, имеющему два отдельных триггерных каскада, изолирующих вход от выхода. Помимо уменьшения проблемы опасности гонки, он также имеет дополнительное преимущество перед более простыми типами SR, поскольку его входы J и K могут иметь любое значение, не вызывая неопределенного состояния.

Типичный символ схемы показан на рисунке 5.4.2, а в таблице 5.4.1 показано, как различные логические комбинации, применяемые к входам J и K, изменяют способ реакции триггера JK на подачу тактового импульса на вход CK. .

JK Синхронные входы

• Когда J и K оба равны 0, триггер запрещен, Q после импульса CK остается таким же, как и раньше; на выходе нет изменений.

• Если J и K находятся на разных логических уровнях, то после импульса CK Q и Q примут те же состояния, что и J и K. Например, если J = 1 и K = 0, то на последнем (отрицательном продолжается) фронта тактового импульса, выход Q будет установлен на 1, и если K = 1 и J = 0, тогда выход Q сбрасывается до логического 0 на заднем фронте тактового импульса, эффективно имитируя ведущее устройство типа D. ведомый триггер, заменив вход D на J.

• Если логическая 1 применяется как к J, так и к K, выход переключается на заднем фронте каждого тактового импульса, как в триггере-переключателе.

Таким образом, триггер JK можно назвать «программируемым триггером» из-за того, что его действие может быть запрограммировано состояниями J и K.

Каждое из вышеперечисленных действий синхронизируется с тактовым импульсом, данные принимаются в главный триггер на переднем фронте тактового импульса, а выход ведомого триггера появляется на заднем фронте тактового импульса.

Примечание. Хотя выше описывается действие JK-триггера ведущего ведомого, существуют также версии, запускаемые по положительному и отрицательному фронту.

Асинхронные входы

Асинхронные входы, которые действуют независимо от тактового импульса, также обеспечиваются входами с активным низким уровнем PR и CLR. Они действуют как (обычно активный низкий) входы SET и RESET соответственно, и, поскольку они действуют независимо от входа часов, они предоставляют те же возможности, что и простой триггер SR.Как и в случае с триггером SR, в этом режиме требуется какой-то внешний метод, чтобы гарантировать, что эти два входа не могут быть активны одновременно, так как это сделало бы как Q, так и Q логику 1.

JK Master-Slave Operation

Рис. 5.4.3 Принципиальная схема триггера JK Master-Slave

Теоретическая принципиальная электрическая схема триггера JK Master Slave, запускаемого по уровню, показана на рис. 5.4.3. Элементы G1 и G2 образуют функцию, аналогичную входным элементам в базовом триггере JK, показанном на рис.5.4.1, с тремя входами для обратной связи от Q и Q.

Вентили G3 и G4 образуют главный триггер, а вентили G7 и G8 образуют подчиненный триггер. Два дополнительных шлюза, G5 и G6, включены между ведущим и ведомым устройством для передачи данных от ведущего устройства к ведомому. Эта передача происходит так, что выходной сигнал главного триггера задерживается на время тактового импульса, временно сохраняя его в главном триггере, пока CK-импульс имеет высокий уровень. Работа (в режиме переключения) следующая:

Загрузка главного триггера

Если J и K оба находятся на логической 1 (настройка режима переключения), предположим, что Q = 0 и Q = 1, вентиль G2 будет отключен, поскольку, хотя на его входах J и CK есть два состояния логической 1, обратная связь ( внизу) вход G2 будет на логическом 0 из-за обратной связи от Q.

G1, однако, имеет логическую 1, возвращаемую от Q, что гарантирует, что вентиль G1 включен, поскольку все три его входа теперь являются логическими 1. Таким образом, выход G1 будет иметь логический 0 (правила логического элемента И-НЕ), что приведет к тому, что мастер триггером (G3 и G4), чтобы установить его выход q1 на логическую 1, а его выход q1 на логический 0.

Пока на входе CK остается логическая 1, q1 и q1 будут оставаться на q1 = 1 и q1 = 0, но передаточные вентили G5 и G6 заблокированы, потому что, например, если Q в настоящее время находится на логическом 0, а Q на логическая 1, вентиль G1 будет иметь все три входа на логической 1, поэтому его выход будет равен 0.Поскольку выход G1 также является активным низким входом SET G3, поскольку импульс CK перешел на логическую 1, выход G3 перешел в логический 0, установив для главного триггерного выхода q1 логику 1.

Управление переходными воротами

Логический 0 на выходе G1 приведет к отключению передаточного элемента G5, и в сочетании с логической 1 на q1 это приведет к тому, что выход G5 останется на логической 1 на время импульса CK. Вход на G6 с выхода G2, однако, будет на логической 1, но поскольку q1 теперь будет на логическом 0, передаточный вентиль G6 также будет отключен, сделав его выходной логическим 0.Таким образом, данные на выходах q1 и q1 не будут передаваться на ведомый триггер на время тактового импульса.

Спадающий фронт тактового импульса

Однако, как только на тактовом входе падает низкий уровень, на тактовые входы вентилей G1 и G2 подается логический 0. Выход G1 теперь возвращается к логической 1, делая оба входа логической 1 логического элемента G5 и заставляя его выход упасть до логического 0. Поскольку q1 все еще находится на логическом 0, вентиль G6 все еще отключен, и поэтому выход G6 при логике 1.

Вьетнамки Slave

Когда на выходе G5 установлен логический 0, а на выходе G6 — логическая 1, устанавливаются вентили G7 и G8, которые образуют активированный триггер SR с низким уровнем, и поэтому Q становится логической 1, а Q становится логическим 0.

Выходные условия теперь инвертированы, и это изменение передается обратно на входные вентили G1 и G2. Однако теперь они оба отключены, потому что на входе тактовой частоты уже низкий уровень, поэтому на главный триггер это не влияет.

Прибытие нарастающего фронта следующего тактового импульса затем позволяет подавать новые логические уровни в Q и Q на входы обратной связи на вентили G1 и G2 в главный триггер, как и раньше, но на этот раз Q находится на логическом уровне. 1, так что именно вентиль G2 будет активирован при нарастающем фронте тактового импульса.

Теперь, когда тактовый импульс переходит в логическую 1, главный триггер будет сброшен, q1 перейдет в логический 0, и на заднем фронте тактового импульса передаточные шлюзы передадут данные ведомому триггеру, установив Q обратно до логического 0, поэтому выходы Q и Q переключаются еще раз.

Варианты схемы триггера JK

Рис. 5.4.4 Альтернативный метод тактирования триггера JK Master Slave

Хотя стандартная схема JK-триггера, показанная на рис.4.3, включение передаточных вентилей ограничивает работу схемы до срабатывания по уровню. Однако на рис. 5.4.4 показан другой метод передачи данных от ведущего к ведомому триггеру. Вместо передаточных вентилей G5 и G6, используемых на рис. 5.4.3, на рис. 5.4.4 используется вентиль НЕ для инвертирования положительного импульса CK, запускающего главный триггер, создавая инвертированную версию тактового импульса для запуска раб шлепанец. с этой модификацией данные синхронизируются с главным триггером на переднем фронте входа CK.Любые дальнейшие изменения данных в J или K теперь не влияют на состояние главного триггера, пока CK высокий, потому что обратная связь от Q и Q всегда будет отключать, какой из двух входных вентилей может внести изменения в главный резкий поворот.

Из-за инвертора CK на заднем фронте импульса CK ведомый триггер теперь видит нарастающий фронт, а ведомый триггер принимает данные от q1 и q1, переключая состояния Q и Q. Поэтому подчиненная схема принимает данные от J и K только на переднем фронте CK и выводит их на Q и Q на заднем фронте CK.

Однако на обоих рис. 5.4.3 и 5.4.4 главный и подчиненный триггеры являются простыми триггерами SR с синхронизацией по уровню. Оба дизайна работают, как и предполагалось для триггера JK, в режиме переключения. Однако в режимах, в которых J и K могут изменяться, главный триггер на рис. 5.4.3 принимает данные со входов J и K всякий раз, когда импульс CK высокий, позволяя выходам главного триггера изменяться до тех пор, пока CK пульс высокий. Следовательно, именно данные, которые присутствуют в момент перед задним фронтом CK, передаются ведомому триггеру.На рис. 5.4.4 главный триггер принимает данные только на переднем фронте CK и выводит эти данные на заднем фронте импульса CK.

Хотя ведомый триггер также запускается по уровню, он не изменится после того, как на входе тактового сигнала снизится низкий уровень, потому что его вход берется с выхода главного триггера, который не будет принимать изменения из-за входа тактового сигнала. быть низким.

Рис. 5.4.5 JK-триггер с использованием положительного фронта срабатывания D Тип

Вьетнамки JK с использованием устройств типа D

Рис.5.4.5 показан триггер JK, запускаемый положительным фронтом (не главный-подчиненный), созданный из триггера типа D, запускаемого положительным фронтом, который использует модифицированную схему выбора данных для правильного управления обратной связью от выходов Q и Q к J и K входов.

Эта схема также использует асинхронные входы SET и RESET триггера типа D, и поскольку тип D запускается по фронту, эта версия триггера JK действительно запускается по фронту (а не по уровню). Также можно использовать триггер типа D, запускаемый отрицательным фронтом, чтобы с помощью этого метода сделать JK-триггер, запускаемый отрицательным фронтом.

Триггер JK Master Slave с использованием триггеров типа D

Рис. 5.4.6 Триггер JK Master Slave Использование триггеров типа D

На рис. 5.4.6 показан триггер JK Master Slave, использующий два триггера типа D с положительным фронтом и инвертирующий тактовый импульс для преобразования ведомого триггера в запуск по отрицательному фронту.

Таким образом, эта конструкция имеет запуск по истинному фронту как по переднему, так и по заднему фронту тактового импульса и защищена от любых изменений данных, происходящих во время периодов высокого или низкого уровня тактового сигнала (за исключением любых изменений или помех, которые могут произойти. во время настройки T или t _{удерживают} период близко к фронтам тактового импульса, как описано в модуле последовательной логики 5.3).

Руководство по выбору триггеров

: типы, характеристики, применение

Триггеры — это цифровые логические устройства, которые синхронизируют изменения в состоянии выхода (1 или 0) в соответствии с синхронизированным входом. Поскольку они используют последовательную логику, триггеры управляют и управляются другими схемами в определенной последовательности, которая определяется как тактовым сигналом управления, так и сигналами управления включением / отключением.

Доступно несколько типов триггеров.

D-триггеры имеют один вход данных (D) и два выхода (Q и Q ’).

Триггеры S-R имеют либо входы установки (S) и сброса (R), либо входы установки (S) и сброса (C). В зависимости от входных значений два дополнительных выхода (Q и Q ’) изменяются в соответствии с логической функцией устройства в момент активного перехода тактового входа. Доступны триггеры с активным высоким и низким S-R.

Триггеры JK , тип устройства S-R, определяют неопределенное состояние триггера.

Тумблер или T-триггеры , версия JK-триггера с одним входом, переключают выход с каждым тактовым импульсом.Обычно T-триггеры используются для разработки счетчиков, регистров и подобных устройств.

Характеристики

Важные технические характеристики шлепанцев:

• Напряжение питания
• Рабочий ток
• Задержка распространения
• Рассеиваемая мощность
• Выходной ток низкого уровня (сток)
• Выходной ток высокого уровня (источник)
• Максимальная тактовая частота
• Тип спускового крючка
• Выходные характеристики

Напряжение питания находится в диапазоне от –5 В до 5 В и включает промежуточные напряжения, например –4.5 В, -3,3 В, -3 В, 1,2 В, 1,5 В, 1,8 В, 2,5 В, 3 В, 3,3 В и 3,6 В.

Рабочий ток — это минимальный ток, необходимый для активной работы.

Задержка распространения — это временной интервал между подачей входного сигнала и появлением соответствующего выхода.

Рассеиваемая мощность , общая потребляемая мощность устройства, обычно выражается в ваттах или милливаттах.

Выходной ток низкого уровня (IOL) — это выходной ток, на который спускаются вентили.

Выходной ток высокого уровня (IOH) — это выходной ток, который направляет источник на нагрузку.

Максимальная тактовая частота (fMAX) — это самая высокая частота в герцах (Гц), при которой триггеры могут срабатывать надежно.

Доступны триггеры по положительному фронту, отрицательному фронту и ведущий / ведомый .

Что касается выходных характеристик , триггеры доступны с выходами с тремя состояниями, с открытым коллектором и дополнительными выходами.Входы разрешения выхода (OE) имеют разрешающий контакт для выхода.

Как выбрать

Выбор триггеров требует анализа логических семейств. Транзисторно-транзисторная логика (TTL) и связанные технологии, такие как Fairchild Advanced Schottky TTL (FAST), используют транзисторы в качестве цифровых переключателей. Напротив, логика с эмиттерной связью (ECL) использует транзисторы для управления током через вентили, которые вычисляют логические функции. Другое логическое семейство, комплементарный металл-оксидный полупроводник (CMOS), использует комбинацию полевых транзисторов металл-оксид-полупроводник (MOSFET) p-типа и n-типа для реализации логических вентилей и других цифровых схем.Семейства логических схем для триггеров включают технологию поперечного переключателя (CBT), арсенид галлия (GaAs), встроенную логику впрыска (I ² L) и кремний на сапфире (SOS). Также доступны стрельба с логикой трансивера (GTL) и стрельба с логикой трансивера плюс (GTLP).

Варианты комплектации

Триггеры доступны в различных типах корпусов ИС и с разным количеством контактов и триггеров. Базовые типы корпусов ИС для триггеров включают:

• Шаровая сетка (BGA)
• Четырехместный плоский корпус (QFP)
• Одинарный линейный пакет (SIP)
• Двухрядный корпус (DIP)

Доступно множество вариантов упаковки.Например, варианты BGA включают решетку с пластиковыми шариками (PBGA) и решетку с ленточными шариками (TBGA). Варианты QFP включают в себя низкопрофильный плоский корпус с четырьмя элементами (LQFP) и тонкий корпус с четырьмя плоскими корпусами (TQFP). DIP доступны в керамическом (CDIP) или пластиковом (PDIP) исполнении. Другие типы пакетов IC включают в себя пакет с малым контуром (SOP), пакет с тонким контуром (TSOP) и пакет с маленьким контуром (SSOP).

Стандарты

MIL-M-38510/331 — Микросхемы, цифровые, биполярные, маломощные ТТЛ Шоттки, триггеры, каскадные, монолитные кремниевые

DSCC-DWG-95575 — Микросхема, цифровая, биполярная, TTL, двойные триггеры JK с предустановками и прозрачным монолитным кремнием

SMD 5962-

— Микросхема, цифровая, биполярная, усовершенствованная маломощная шоттки, TTL, 8-битные триггеры интерфейса шины с выходами с тремя состояниями, монолитный кремний

Изображение кредита:

Технология интегрированных устройств | Техасские инструменты

Вьетнамки — обзор | Темы ScienceDirect

2.3.3 Триггеры

Триггеры могут состоять из двух установленных вплотную прозрачных защелок, как показано на Рисунке 2.14. Когда часы на низком уровне, первая защелка прозрачна, а вторая — непрозрачна. Следовательно, данные будут продвигаться к внутреннему узлу X. При повышении тактовой частоты первая защелка станет непрозрачной, блокируя новые входы, а вторая защелка станет прозрачной. Время установки триггера — это время установки первой защелки. Задержка от часов до Q — это время с момента, когда данные находятся в динамическом узле первой защелки и тактовые импульсы повышаются, до тех пор, пока данные не достигнут выхода триггера.Следовательно, очевидно, что сумма задержек установки и времени до Q триггера равна сумме задержек распространения через защелки, потому что в обоих случаях данные должны проходить через две защелки. Комбинируя это наблюдение с уравнениями 2.2 и 2.3, мы видим, что накладные расходы триггерной системы хуже, чем у прозрачной защелкивающейся системы, из-за перекоса часов.

Рисунок 2.14. Триггер из прозрачных защелок

На практике защелки, используемые в триггерах, могут быть немного проще, чем те, что используются в автономных приложениях, поскольку внутренний узел X защищен и не требует полной буферизации двух подключенных защелки.На рисунке 2.15 показаны такие оптимизированные триггеры, построенные из защелок затвора передачи и защелок TSPC.

Рисунок 2.15. Оптимизированные реализации триггера: традиционный (a) и TSPC (b)

Помните, что перекос между задними фиксаторами триггера должен быть небольшим, иначе триггер может иметь внутреннюю проблему минимальной задержки. Эта проблема проиллюстрирована на Рисунке 2.16. Предположим, что φ сильно искажен относительно φ, возможно, потому, что локальный инвертор малоразмерен и, следовательно, слишком медленный.Когда часы падают, оба транзистора P ₁ и P ₂ на рисунке 2.15 будут одновременно включены в течение короткого периода времени. Это позволяет данным проходить от D до Q за это время, эффективно дискретизируя вход по заднему фронту тактового сигнала. Этой проблемы можно избежать, убедившись, что инвертор ϕ¯ достаточно быстр, чтобы выключить P ₂ до поступления новых данных. Защелки TSPC невосприимчивы к этой проблеме, потому что они используют только один тактовый сигнал, но подвержены внутренним скачкам, когда наклон тактового сигнала очень медленный, что приводит к одновременному включению транзисторов с синхронизацией NMOS и pmos во время перехода.Модифицированная традиционная конструкция триггера, основанная на трехсторонних защелках вместо защелок затвора передачи, показанная на рис. 2.17 [24], также позволяет избежать внутренних гонок, поскольку данные будут проходить через транзисторы NMOS одного трехстояния и PMOS-транзисторы другого трехстороннего состояния, а не через транзисторы. pmos-транзисторы обоих каскадов. Конечно, хотя необходимо избегать внутренних скачков, это не устраняет проблему минимальной задержки между триггерами.

Рисунок 2.16. Смещение часов может вызвать внутреннюю гонку в триггерах

Рисунок 2.17. Конструкция триггера без гонок

Традиционный триггер можно сделать статическим, добавив обратную связь на динамические узлы после каждого из двух ворот передачи. Это было бы очень дорого в триггере TSPC по трем причинам: (1) наличие трех динамических узлов вместо двух, (2) отсутствие инвертированной версии каждого узла для обратной связи и (3) отсутствие дополнительных часов для работы ворот передачи.

Полудинамический триггер Класса (SDFF) [47, 48] на рисунке 2.18 основан на другой идее. Как и импульсная защелка Партови, она работает по принципу пересекающихся импульсов. По сравнению с защелкой Partovi, она может иметь немного меньшую задержку распространения, но запускается по фронту и, таким образом, теряет устойчивость к перекосу и возможности заимствования времени импульсных защелок. Класс SDFF заменяет статический логический элемент nand импульсной защелки Partovi, показанный на рис. 2.13, на динамический nand. Поскольку узел X гарантированно монотонно падает при высоком тактовом сигнале, выходной каскад также можно упростить, удалив N _{3 ·} . Другая модификация состоит в том, что ϕ¯D стробируется X. Если D низкий, ϕ¯D упадет на три задержки затвора после повышения тактовой частоты, обеспечивая очень узкий импульс. Если D высокий, X начнет понижаться, и ϕ¯D не упадет. Это дает больше времени для полного падения X и якобы позволяет получить более узкий импульс, чем это было бы возможно, если бы X приходилось тянуть от высокого до минимума во время импульса. Еще одно преимущество состоит в том, что быстрая и относительно сложная логика может быть встроена в первую ступень, которая ведет себя как динамический вентиль.Защелке требуются инверторы с перекрестной связью как на X , так и на Q для полностью статической работы. Недостатком обычных триггеров является то, что, как и у импульсных триггеров, время удержания увеличивается на ширину импульса.

Рисунок 2.18. Класс полудинамический триггер

Еще одна конструкция триггера — это триггер с усилителем чувствительности (SAFF) [28, 55, 58] на рис. 2.19, который использовался в Alpha 21264 и в StrongARM. Триггер требует дифференциальных входов и производит дифференциальный выход.Его можно понимать как двойной буфер домино с регенеративной обратной связью, за которым следует SR-защелка на выходе для сохранения состояния выхода во время предварительной зарядки. Примечательно, что одиночный транзистор N ₄ служит для стабилизации защелки; этот транзистор можно не использовать в динамических реализациях.

Рисунок 2.19. Триггер усилителя чувствительности

При низком тактовом сигнале оценочный транзистор N ₁ выключен и транзисторы предварительной зарядки P ₃ и P ₄ вытягивают внутренние узлы X и X¯ высокая.Когда часы повышаются, один из входов будет иметь более высокое напряжение, чем другой. Это вызовет опускание соответствующего узла X или X¯. Транзисторы P ₁ , P ₂ , N ₅ и N ₆ вместе образуют пару инверторов с перекрестной связью, которая выполняет регенеративную обратную связь для увеличения разницы между X и ИКС. Первоначально включены оба N ₅ и N ₆ , что позволяет любой стороне тянуть низко.Когда одна сторона опускается, транзистор NMOS на другой стороне начинает отключаться, а транзистор pmos начинает включаться, удерживая другую сторону на высоком уровне. Как только одна сторона полностью опущена, триггер перестает реагировать на входные изменения, поэтому время удержания довольно короткое. Если вход изменяется, внутренние узлы могут оставаться плавающими, если только слабый статификатор N ₄ не доступен для обеспечения тонкой струйки тока. Когда часы падают, внутренние узлы предварительно заряжают, но перекрестно связанные вентили nand на выходе служат в качестве защелки SR для сохранения значения.

Как триггер общего назначения, SAFF не очень быстрый. Один из внутренних узлов должен сначала опускаться, в результате чего один из выходов поднимается, а затем другой выход падает, что приводит к трем задержкам гейта на флопе. Однако у SAFF есть и другие преимущества. Он используется в Alpha 21264 для усиления размаха сигнала 200 мВ [22] из файла регистров и на других сильно загруженных внутренних шинах, что значительно сокращает задержку размаха входного сигнала. Поскольку ядро ​​флопа — это просто ворота домино с двумя направляющими, в гейт легко встроить логику для большей скорости.Однако следует проявлять осторожность при включении логики, чтобы избежать шума разделения заряда, который неправильно отключает усилитель считывания. Наконец, когда триггер взаимодействует с логикой домино, защелка SR может быть удалена, потому что логике домино не нужны входы, чтобы оставаться стабильной в течение всего цикла. Таким образом, SAFF — хороший выбор для определенных приложений, в которых его уникальные особенности полезны.