Rs триггер как работает: Принцип работы RS-триггера — Help for engineer

Содержание

Асинхронный R-S триггер на элементах «И-НЕ» и «ИЛИ-НЕ»

Триггеры – это устройства для хранения информации. Они являются костяком более сложных устройств, таких как счетчики, шифраторы, дешифраторы, регистры и прочие устройства.

Мы рассмотрим асинхронный R–S триггер на примере двух элементов «И — НЕ». Схема и таблица истинности этого устройства показана ниже:

Как мы можем видеть из схемы, триггер имеет два входа и . На каждый вход подается различная комбинация сигналов (смотри таблицу истинности). Также у триггера есть два выхода – один прямой Q, а один инверсный . Если  =0, то Q = 1 и соответственно если =1, то Q = 0.

Схема построена таким образом, что при подаче сигнала S=1 (что равнозначно =0), на выходе получаем Q = 1. S от английского слова set – устанавливать. Когда S=0 (=1),то выход Q = 0. Если мы на вход R подадим сигнал, который будет инверсный по отношению к сигналу S, то при R=1, S=0, единица на выходе Q поменяет свое значение на ноль. Отсюда происходит и название входа, от английского слова reset – сброс, то есть вход R сбрасывает значение, установленное со входа S.

Давайте рассмотрим принцип работы этой схемы. Пускай выходы триггера имели следующие значения Q=0, а = 1.

На вход мы подадим следующие сигналы =0, =1. Поскольку элемент Е1 является инверсным, то на выходе Q будет равным единицы. Элемент Е2 тоже является инверсным и при установлении =1, а также при приходе от выхода Q единицы, на вход элемента «И-НЕ» поступит две единицы, где в итоге получим =0. Соответственно при появлении на входе Е1 =0 и =0 на выходе Q будет установлен сигнал равен единице.

Если мы зеркально изменим сигнал на входе триггера (=1, =0), то на входе Е2 мы получим единицу и ноль, и сигнал на  изменится, став равным единице. На входах Е1 появятся две единицы, которые изменят сигнал Q, и он станет равным нулю.

Также если подать на оба входа  и  подать единицы, то сигналы на выходе не изменятся вообще. Эта комбинация оставляет триггер в предыдущем состоянии (Qn+1=Q).

Рассмотрим случай когда на вход будут поданы следующие сигналы:  =0 и =0. Если до этого на выходе Q=0, =1, то на входе Е1 будет единица и ноль, то есть Q изменится на единицу. Тогда на Е2 будет нуль и единица и  останется единицей. Соответственно на выходе будет два абсолютно одинаковых сигнала. Такое положение не нормальное для работы триггера, поэтому при его работе комбинации  =0 и =0 нужно всячески избегать, так как она является запрещенной. Также если начальные сигналы были Q=1, =0, то подача   =0 и =0 приведет к такому же результату, что и в предыдущем случае.

Ниже показан асинхронный R –S триггер на базе элементов «ИЛИ-НЕ», а также его таблица истинности.

 

Урок 8.4 Триггеры, регистры, счетчики

На предыдущем уроке мы рассмотрели логические элементы, состояние сигнала на выходе которых однозначно определяется состояниями сигналов на входах.

Логические элементы служат основой для создания более сложных цифровых устройств, одним из которых является триггер. Триггер – это целый класс электронных  устройств, которые могут длительно находиться в одном из двух устойчивых состояний после прекращения сигнала, меняющего состояние. Состояние выхода триггера  определяется не только сигналами на его входах, но и предыдущим состоянием устройства. Таким образом, триггер является простейшей однобитной ячейкой памяти.

 

RS-триггер

Самый простой триггер можно получить из двух логических элементов 2ИЛИ-НЕ:

 

Cхемотехническое  обозначение:

 

Такая схема представляет собой асинхронный RS-триггер.

Он имеет два входа: S (set) – установка, R (reset) – сброс, и два выхода: Q (прямой)  и Q с чертой сверху (инверсный, НЕ_Q).

При подаче сигнала логического нуля на оба входа триггера, его выходы будут установлены в произвольное состояние. Допустим, Q = 0, а НЕ_Q =1. Если на вход S подать «1», то состояние выхода Q скачкообразно изменится на «1», а НЕ_Q  — на «0». И это состояние будет поддерживаться в независимости от того «0» или «1» подано на вход  S, что и является проявлением свойства памяти.

Соответственно, при подаче уровня «1» на вход R выход Q станет «0», а НЕ_Q – «1».

Длительность устанавливающих импульсов может быть очень короткой, и ограничена физическим быстродействием логических модулей, из которых построен триггер.

Ситуация, когда на входах R и S действует высокий уровень, является недопустимой, поскольку при этом схема не может работать корректно. В этом есть недостаток RS-триггера.

RS-триггер также можно построить из двух элементов И-НЕ, такие элементы более распространены:

Установка и сброс триггера на элементах 2И-НЕ, в отличие от предыдущего, производится низким уровнем входного сигнала.

Если к последней схеме добавить  еще два вентиля 2И-НЕ, то мы получим синхронный RS-триггер.

Изменение состояния такого триггера производится только при воздействии на вход С (Clock) синхронизирующего (тактового) импульса.

 

D-триггер

Немного изменив схему синхронного RS-триггера, можно получить  D-триггер. (D-delay, задержка). У него только один информационный вход D.

Если на этот вход подать «1», а затем подать импульс на вход C, то на выходе Q будет «1», если на вход подать «0», затем импульс на C, то на выходе Q будет «0». Таким образом, D-триггер осуществляет задержку информации, поступающей на вход.

Если вход D соединить с выходом НЕ_Q, то триггер будет менять свое состояние при каждом изменении состояния входа С от «0» к «1» . При изменении от «1» к «0» состояние триггера меняться не будет. Таким образом, частота выходных импульсов будет вдвое меньше частоты входных импульсов. Такой триггер называется счетным или T-триггером. Делитель частоты используется очень широко в цифровой технике.

Существует разновидность синхронного RS-триггера, не имеющая запрещенной комбинации – JK-триггер. Он имеет три входа: J (вместо R), K (вместо S), и C. Если на оба информационных входа подана «1», то JK-триггер работает как счетный T-триггер с входом C.

 

Регистр хранения

На триггерах можно строить более сложные цифровые устройства, например такие, как регистры. Регистры предназначены для хранения многобитовой информации, то есть чисел, записанных в двоичном коде.

Рассмотри трех битовый регистр хранения на D-триггерах:

 

Каждый триггер может хранить один разряд (бит) числа. Вход R служит для установки выходов всех триггеров в нулевое (исходное) состояние перед записью числа, которое подается на входы D0,D1 и D2. При подаче импульса на вход C производится запись информации с этих входов. Информация может храниться сколь угодно долго, пока на вход С не подаются импульсы и подается питание.

 

Регистр сдвига

Другой разновидностью регистров является регистр сдвига. Он предназначен для преобразования информации путем ее побитного сдвига в ту или иную сторону. На следующем рисунке приведена схема простейшего регистра сдвига информации вправо (по схеме):

В отличие от регистра хранения выход предыдущего триггера соединен с входом последующего. Информация в виде логического уровня подается на вход первого (крайнего слева) триггера. При воздействии импульса на входе C присутствующая на входе D информация записывается в первый триггер. При подаче второго импульса информация из первого триггера переписывается во второй триггер, а в первый записывается информация, которая в этот момент присутствует на входе D, и так далее. Таким образом, с подачей каждого синхроимпульса информация в регистре сдвигается вправо на 1 разряд.

Сдвиговые регистры используются во многих схемотехнических решениях при построении цифровых устройств, прежде всего для преобразования последовательного кода в параллельный, а также для выполнения арифметических операций (умножения и деления на 2)с двоичными числами, организации линий задержки, формирования импульсов заданной длительности, генерирования псевдослучайных последовательностей (кодов) и т. п.

 

Счетчик

Еще один класс цифровых устройств, которые можно построить на триггерах – счетчики. Как следует из названия, они осуществляют счет входных импульсов в заданном коде и могут хранить результат. 

Простейший счетчик с последовательным переносом можно получить с помощью счетных T-триггеров:

Подачей импульса на вход R счетчик приводится в исходное состояние, когда на выходах Q1-Q3 – уровень логического нуля.

На вход C подаются импульсы для счета. С приходом заднего фронта первого импульса первый (левый) по схеме триггер устанавливается в «1». Если читать код справа налево, то он соответствует единице. Для нашего трехразрядного счетчика это код 001. С приходом второго импульса в «1» переключается второй триггер, а первый переключается в «0». Таким образом, код на выходах счетчика будет 010, что соответствует  десятичной цифре 2. Следующий импульс установит код 011, то есть 3. Трехразрядный счетчик может досчитать до кода 111, что соответствует десятичной цифре 7. При этом наступает так называемое переполнение счетчика, и с приходом следующего импульса счетчик обнулится.

Поскольку триггеры счетчика соединены последовательно, то и переключаться они будут также последовательно. Этот процесс отображен на графике, из которого видно, что время задержки переключения tз будет удваиваться и утраиваться. С увеличением числа разрядов задержка может оказаться неприемлемой, что является недостатком счетчиков с последовательным переносом.

Для повышения быстродействия применяются счетчики с параллельным переносом, что достигается одновременной подачей входных импульсов на входы всех триггеров счетчика. Это реализуется с помощью введения в схему логических элементов И:

 

 

 

 Из схемы видно, что на вход второго триггера счетный импульс поступит только тогда, когда на выходе первого триггера будет «1», а на третий – когда «1» будет на выходах и первого, и второго триггеров. Очевидно, что с увеличением числа разрядов необходимо увеличивать как число логических элементов И, так и число их входов, что, в свою очередь, является недостатком такого типа счетчиков.

Регистры и счетчики, в свою очередь, могут применяться для построения более сложных цифровых устройств: сумматоров, ОЗУ и ПЗУ (оперативных и постоянных запоминающих устройств),  АЛУ (арифметическо-логических устройств), входящих в состав процессоров, и так далее, к все более сложным цифровым устройствам.

В следующей серии статей мы начнем знакомство с микроконтроллерами — замечательным классом цифровых микросхем, которые являются настоящими компьютерами, умещающимися в одной микросхеме, и входящими входят в состав большинства электронных устройств, от кофемашины до космического корабля!

Триггер как элемент памяти. Схема RS-триггера

Память (устройство, предназначенное для хранения данных и команд) является важной частью компьютера. Можно сказать, что она его и определяет: если вычислительное устройство не имеет памяти, то оно уже не компьютер.

Элементарной единицей компьютерной памяти является бит. Поэтому требуется устройство, способное находиться в двух состояниях, т.е. хранить единицу или ноль. Также это устройство должно уметь быстро переключаться из одного состояния в другое под внешним воздействием, что дает возможность изменять информацию. Ну и наконец, устройство должно позволять определять его состояние, т.е. предоставлять во вне информацию о своем состоянии.

Устройством, способным запоминать, хранить и позволяющим считывать информацию, является триггер. Он был изобретен в начале XX века Бонч-Бруевичем.

Разнообразие триггеров весьма велико. Наиболее простой из них так называемый RS-триггер, который собирается из двух вентилей. Обычно используют вентили ИЛИ-НЕ или И-НЕ.

RS-триггер на вентилях ИЛИ-НЕ

RS-триггер «запоминает», на какой его вход подавался сигнал, соответствующий единице, в последний раз. Если сигнал был подан на S-вход, то триггер на выходе постоянно «сообщает», что хранит единицу. Если сигнал, соответствующий единице, подан на R-вход, то триггер на выходе имеет 0. Не смотря на то, что триггер имеет два выхода, имеется в виду выход Q. (Q с чертой всегда имеет противоположное Q значение.)

Другими словами, вход S (set) отвечает за установку триггера в 1, а вход R (reset) – за установку триггера в 0. Установка производится сигналом, с высоким напряжением (соответствует единице). Просто все зависит от того, на какой вход он подается.

Большую часть времени на входы подается сигнал равный 0 (низкое напряжение). При этом триггер сохраняет свое прежнее состояние.

Возможны следующие ситуации:

  • Q = 1, сигнал подан на S, следовательно, Q не меняется.
  • Q = 0, сигнал подан на S, следовательно, Q = 1.
  • Q = 1, сигнал подан на R, следовательно, Q = 0.
  • Q = 0, сигнал подан на R, следовательно, Q не меняется.

Ситуация, при которой на оба входа подаются единичные сигналы, недопустима.

Как триггер сохраняет состояние? Допустим, триггер выдает на выходе Q логический 0. Тогда судя по схеме, этот 0 возвращается также и в верхний вентиль, где инвертируется (получается 1) и уже в этом виде передается нижнему вентилю. Тот в свою очередь снова инвертирует сигнал (получается 0), который и имеется на выходе Q. Состояние триггера сохраняется, он хранит 0.

Теперь, допустим, был подан единичный сигнал на вход S. Теперь в верхний вентиль входят два сигнала: 1 от S и 0 от Q. Поскольку вентиль вида ИЛИ-НЕ, то на выходе из него получается 0. Ноль идет на нижний вентиль, там инвертируется (получается 1). Сигнал на выходе Q становится соответствующим 1.

энциклопедия киповца

Триггер – это устройство, имеющее одно или два устойчивых состояния (выхода), из которых он выходит под воздействием определённых входных сигналов, после чего, в зависимости от входов и своего предыдущего состояния, триггер переходит в это же или другое устойчивое состояние.

Триггеры с одним устойчивым состоянием называются несимметричными и используются в качестве пороговых устройств, преобразователей сигналов произвольной формы в прямоугольные и т.д. Примером несимметричного триггера является триггер Шмитта.

Триггеры с двумя устойчивыми состояниями называются симметричными и обычно используются в качестве элементов памяти цифровых автоматов.

Далее будем рассматривать только симметричные триггеры.

В триггерах выделяют два вида входных сигналов: информационные и синхронизирующие.

Информационные сигналы определяют состояние триггера и присутствуют в любых триггерах. По типу информационных сигналов осуществляется классификация триггеров: D, T, RS, JK и т.д.

Синхронизирующие сигналы не являются обязательными и вводятся в триггерах с целью фиксации момента перехода в новое состояние, задаваемое информационными входами. На синхровход триггера поступают тактирующие импульсы задающего генератора, синхронизирующего работу цифрового автомата. Период следования импульсов соответствует одному такту автоматного времени.

Триггеры, у которых есть только информационные сигналы называются асинхронными, а триггеры, у которых есть и информационные и синхронизирующие сигналы называются синхронными.

Рассмотрим основные типы триггеров:

D-триггер – это элемент задержки, он имеет один информационный вход D и один выход Q и осуществляет задержку поступившего на его вход сигнала на один такт.

Условное обозначение и таблица переходов D-триггера изображены на рисунке.

С- синхроввод (для синхронизирующего сигнала)

D — сигнал на информационном входе триггера в такте t.

Qt — выход триггера в такте t.

Qt+1 — выход триггера в такте t+1 (в следующем такте).

 

Проиллюстрируем таблицу переходов на временной диаграмме:

D1=0, Q1=0 => Q2=0

D2=1, Q2=0 => Q3=1

D3=1, Q3=1 => Q4=1

D4=0, Q4=1 => Q5=0

D1,D2,D3,D4 — состояние входов на соответствующих тактах.

Q1,Q2,Q3,Q4,Q5 — состояние выходов на соответствующих тактах.

С — состояние синхроввода

 

T-триггер – триггер со счетным входом, он имеет один информационный вход T и один выход Q и осуществляет суммирование по модулю два значений сигнала T и состояния Q в заданный момент времени.

Условное обозначение и таблица переходов T-триггера изображены на рисунке.

 

 

 

RS-триггер – триггер с раздельными входами.Этот триггер имеет два информационных входа: R и S и один выход — Q.

Условное обозначение и таблица переходов RS-триггера изображены на рисунке. (в данном случае изображен асинхронный триггер, у синхронного есть также вход С)

Вход S (set) — вход установки в единицу

Вход R (reset) – вход установки в ноль.

 

Анализируя таблицу переходов можно заметить, что переход  триггера  из 0 в 0 возможен при подаче комбинации R=0, S=0 или R=1, S=0, т.е. этот переход будет при R=X (безразличное состояние), S=0. Исходя из этого таблицу переходов можно изобразить в сокращенном виде:

При подаче комбинации S=R=1 состояние перехода Qt+1  не определено и эта комбинация сигналов является запрещенной для RS-триггера.

JK-триггер – работает аналогично RS-триггеру, однако, в отличие от RS-триггера, входная комбинация J=1, K=1 не является запрещённой (при такой комбинации JK-триггер инвертирует выход). Этот триггер имеет два информационных входа: J — вход установки в единицу (аналог входа set) и K — вход установки в ноль (аналог входа reset) и один выход — Q.

Условное обозначение и таблица переходов JK-триггера изображены на рисунке. (в данном случае изображен асинхронный триггер, у синхронного есть также вход С)

 

JK-триггер называют «универсальным», т.к. из него можно получить любой другой триггер.

Если не подавать на входы запрещенную комбинацию, то он работает как RS-триггер. Если на вход J подавать входной сигнал, а на вход K инвертированный входной сигнал, то получим D-триггер. И, наконец, если объединить входы J и K и подавать на них входной сигнал, то получим T-триггер.

Микросхемы К561ТР2, К561ТМ2 » Вот схема!


Как работает RS-триггер? У него имеются два входа и два выхода, входы обозначим R и S, а выходы Q (прямой) и Q (инверсный). Когда единичный импульс поступает на вход S триггер устанавливается в единичное состояние и на его выходе Q будет единица (на выходе Q будет ноль, поскольку выход инверсный).

Такое состояние сохранится и если убрать единицу с входа S. И оно будет сохраняться до тех пор, пока на вход R не будет подан единичный импульс, тогда триггер «перекинется» в противоположное состояние, и на Q будет ноль, а на Q — единица. Таким образом RS-триггер может быть в двух устойчивых состояниях — единичном, когда на выходе Q единица, и нулевом, когда на Q ноль.

На схемах RS-триггер обозначается так, как показано внизу рисунка 1. Таким образом RS-триггер становится еще одной «элементарной частицей» цифровой схемы, «черным ящичком», имеющим строго определенные функции: подал единичный импульс на S и на Q будет единица, подал единичный_импульс на R и на Q теперь будет ноль (а на Q — все наоборот).

В сериях К176 и К561 есть только одна микросхема, содержащая RS-триггеры в «чистом виде» — это К561ТР2, причем только в серии К561 (К176ТР2 не бывает). Схема микросхемы

К561ТР2 показана на рисунке 2, она содержит четыре RS-триггера, имеющих только по одному прямому выходу (Q), которые к тому же можно отключать от выходных выводов микросхемы при помощи внутреннего ключевого устройства.

При подаче единицы на вывод 5 эти ключи замыкаются и уровни с выходов триггеров поступают на выходные выводы микросхемы, а если на вывод 5 подать нуль, то ключи разомкнутся и выходы триггеров отключатся от выходных выводов микросхемы (на этих выводах, в таком случае, будет «серый уровень»или «высокоимпендансное состояние», то есть они, практически, никуда не будут подключены).

Корпус у этой микросхемы почти такой же как у К561ЛЕ5 или К561ЛА7, но у него на два вывода больше, то есть с каждого бока микросхемы не по семь выводов, а по восемь. Кроме RS-триггеров существуют еще и D-триггеры, с которыми нам предстоит познакомиться на этом занятии.

Распространенная микросхема К561ТМ2 (или К176ТМ2) содержит два D-триггера (рисунок 3). Микросхема имеет точно такой же корпус как у К561ЛЕ5, К561ЛА7 (К176ЛЕ5, К176ЛА7). Как видно из рисунка отличие D-триггера от RS-триггера в том, что у него есть два новых входа — вход D и вход С.

Чтобы изучить работу D-триггера соберем схему, показанную на рисунке 4. S1 — кнопка, S2 — микротумблер, но как и прежде, если нет кнопок, можно просто соединять два оголенных монтажных провода. Прибор Р1 — любой тестер или мультиметр, переключенный на измерение напряжения до 10-15В, когда он будет показывать напряжение, почти равное напряжению питания, — это единица, когда почти ноль — это ноль. Батарея питания составлена из двух батареек по 4,5В каждая, так что в сумме они дают 9В (включены последовательно).

Входы S и R триггера соединим с общим минусом питания, как работает RS-триггер мы знаем, так что, пусть они нам не мешают.

В момент включения питания триггер окажется в одном из двух положений, либо ноль на выводе 1, либо на нем же единица. Если нужно установить его принудительно в какое-то положение это можно сделать выводами R и S как в RS-триггере, на нам это не нужно. Предположим на выходе нуль (низкие показания Р1). Если мы будем нажимать на S1 ничего не изменится. Но если сначала замкнуть S2 (на вход D подать единицу), а потом, удерживая S2 в замкнутом состоянии, нажать на S1 то триггер перекинется в единичное состояние, и на его выводе 1 будет единица (напряжение около напряжения питания).

Теперь, удерживая S2 по-прежнему в нажатом состоянии, попробуем снова нажать на S1 — ничего не меняется. Триггер жестко держится в единичном состоянии. Попробуем разомкнуть S2 (теперь на вход D поступает ноль через R2). Снова нажмем на S1 — триггер вернется в нулевое состояние (нуль на выводе 1).

Таким образом, при нажатии на S1 триггер устанавливается в такое положение, при котором логический уровень на его прямом выходе будет таким же как на входе D. После отпускания S1, триггер останется в установившемся положении, ему будет все равно, что на входе D, если на входе С (кнопка S1) нуль. То есть, если на входе D будет единица, то в момент нажатия на S1 (подача единицы на вход С) состояние триггера станет единичным (единица на выводе 1), и останется таким и после отпускания S1 и изменения уровня на D. Но если на D подать нуль, и удерживая этот нуль, нажать на S1 (подать единицу на С), то триггер перейдет в нулевое положение.

Триггеры — Workbench

Триггер является элементом хранения информации, который широко применяется при построении счетчиков, регистров и других устройств памяти. Одним из наиболее важных свойств триггера является его способность устанавливать состояние своего выхода в одно из двух возможных состояний, которые могут быть представлены как логические нуль и единица. В соответствие с этим состояние триггера может рассматриваться как бит информации.

Триггер — цифровой автомат, имеющий два устойчивых состояния рав­но­ве­сия либо 0, либо 1.

Состояние триггера распознается по его входному сигналу. Под влиянием входного сигнала триггер скачкообразно переходит из одного устойчивого состояния в другое, при этом скачкообразно изменяется уровень напряжения его выходного сигнала. Для удобства использования в схемах вычислительных устройств триггеры обычно имеют два выхода: прямой Q (называется также «выход 1») и инверсный ?Q («выход 0»). В единичном состоянии триггеры на выходе Q имеют высокий уровень сигнала, а в нулевом — низкий. На выходе ?Q наоборот.

Если хотя бы с одного входа информации в триггер заносится принудительно под воздействием синхронизирующего сигнала, то триггер называется синхронизируемым (синхронным). Если занесение информации в триггер с любого входа производится без синхронизирующего сигнала, то триггер называется несинхронизируемым (асинхронным).

Состояние триггера определяется сигналом Q на прямом выходе триггера (или сигналом ?Q на его инверсном выходе).

Законы функционирования триггеров задаются таблицами переходов с компактной записью, при которой в столбце состояний может быть указано, что новое состояние совпадает с предыдущим либо является его отрицанием.

Типы триггеров

Триггер типа RS имеет два входа раздельной установки в нулевое и единичное состояния. Воздействие по входу S (обозначен по первой букве слова set – установка) приводит триггер в единичное состояние, а воздействие по входу R (от первой буквы слова reset – сброс) – в нулевое. Одновременная подача сигналов S и R не допускается, что является недостатком для RS-триггера.

Асинхронный RS-триггер на вентилях ИЛИ-НЕ показан на рисунке.

Рис. Схема исследования RS-триггера

Триггер образован из двух комбинационных схем ИЛИ-НЕ, соединенных таким образом, что возникают положительные обратные связи, благодаря которым в устойчивом состоянии выходной транзистор одной схемы ИЛИ-НЕ закрыт, а другой открыт. Ниже представлена таблица закона функционирования асинхронного RS-триггера.

Таблица переходов асинхронного RS-триггера на элементах ИЛИ-НЕ

R

S

Q

Примечание

0

0

Q

Хранение

0

1

1

Установка 1

1

0

0

Установка 0

1

1

Запрещено

При R=1 и S=0 триггер устанавливается в нулевое состояние Q=0; при R=0 и S=1 он устанавливается в единичное состояние Q=1; при R=S=0 триггер сохраняет состояние, в котором он находился до момента поступления на его входы нулевых сигналов. При R=S=1 на прямом и инверсном выходах устанавливается нулевой сигнал. Триггерное кольцо превращается в два независимых инвертора, и при переходе к хранению (R=S=0) триггер может устанавливаться в любое состояние. Поэтому такая комбинация входных сигналов запрещена.

В Electronics Workbench RS-триггер обознается .

D-триггер

D-триггер (от слова delay – задержка) принимает информацию по одному входу и реализует функцию временной задержки. D-триггер имеет только режимы установки 1 и 0. В связи с этим несинхронизируемый D-триггер не применяется, т.к. его выход будет просто повторять входной сигнал. Синхронизируемый однотактный D-триггер задерживает распространение входного сигнала на время паузы между синхросигналами (задержка на полпериода).

JK-триггер

JK-триггер — универсален, с раздельной установкой нулевого и единичного состояния, в зависимости от соединения его входов он может работать как RS, T, D триггера. В отличие от триггера типа RS в нем не запрещена одновременная подача сигналов на оба входа. Входы J и K эквивалентны входам S и R установки триггера соответственно в состояния «1» и «0».При объединении входов J и K и при подаче на них счетных импульсов. Вход J при раздельном использовании входов играет роль входа установки в единицу, а вход K — роль входа установки в нуль.

В Electronics Workbench JK-триггер обознается .

T-триггер

T-триггер — является триггером со счетным входом (или счетным триггером). Он изменяет свое состояние на противоположное каждый раз, когда на его вход приходит очередной сигнал. Обозначение триггера пришло от первой буквы английского слова toggle — защелка.

Пошаговая инструкция для Quartus II: Симуляция проекта

Какой бы проект для CPLD или FPGA мы ни делали: сложный или простой, всегда полезно произвести его симуляцию. Симуляция – это программное тестирование проекта, всегда делается до его проверки в железе. Микросхема имеет входы и выходы. Если мы зададим, например, последовательность и длительность входных импульсов, то система проектирования сможет просчитать результирующие сигналы на всех выходах. И не только на выходах! С помощью симуляции можно заглянуть внутрь всех модулей проекта и посмотреть на процессы, происходящие внутри чипа. Так, еще до тестирования в реальном чипе можно понять правильно работает проект или нет – ведь вы же знаете какие сигналы должны быть на выходах вашей микросхемы?

Этот урок про средство разработки Altera Quartus II и про симуляцию проекта. Дальше будет очень много картинок!

Сразу сделаю оговорку: я буду описывать симуляцию именно средствами Quartus II. Существуют дополнительные программные инструменты сторонних разработчиков, подключаемые к Qaurtus II. Они, возможно, имеют большие возможности, но и сложнее.  Один из лидеров в разработке средств тестирования электронных проектов – компания Mentor Graphics. Они, совместно с Altera, разработали программный продукт ModelSim-Altera. На сайте Альтеры можно скачать свободную версию этого продукта, но она имеет ограничение на размер проекта (кажется 10000 строк кода). Основная версия – платная, стоит около 1000$. Однако, как я сказал, мы сейчас не будем использовать ModelSim, а будем использовать встроенные в Quartus II средства.

Теперь вопрос – что мы будем симулировать. Я предлагаю сделать элемент D-триггер на логических элементах И-НЕ и посмотреть, как он работает. Я выбрал этот пример не случайно. Вот D-триггер:

На самом деле D-триггер буквально мистическое устройство. Без него нет цифровых микросхем. Элемент D-триггер запоминает один бит информации. В современных сложных схемах их многие многие тысячи. В чипе платы Марсоход их всего 240. Триггера запоминают состояние входной линии данных именно в момент фронта сигнала тактовой частоты. Это свойство чувствительности именно к перепаду уровня сигнала (от логического нуля до логической единицы или наоборот) тактовой частоты очень ценно.

Состояние цифровой схемы в каждый момент схемы описывается значениями записанными в триггера. По каждому фронту тактовой частоты триггера переключаются в новое состояние, сохраняя новое, вычисленное комбинаторными функциями значение. Так как запоминание в триггерах происходит одномоментно во всей схеме, то у комбинаторных схем есть время на вычисление своих функций – время вычисления не больше периода тактовой частоты.

Все бы хорошо, только принцип работы самого D-триггера очень сложен и не понятен. И все из-за того, что все логические элементы входящие в его состав соединены обратными связями. Чтобы понять, как же все таки работает триггер мы и будем его симулировать.

Первая часть этого описания – создание проекта Quartus II для D-триггера.
Если вы уже умеете создавать проекты в Quartus II, то можете перейти сразу к шагу 15.


Шаг 1.

Запускаем Quartus II.


Шаг 2.

Создаем новый проект. Для этого выбираем пункт меню File\New Project Wizard.


Шаг 3.

Появляется диалоговое окно мастера-помошника создания проекта. Нажимаем кнопку Next.


Шаг 4.

Выбираем папку, где будет размещен проект. Я выбрал c:\altera\marsohod\flipflop_sim. И указываем название проекта flipflop.


Шаг 5.

Quartus II спрашивает нас, нужно ли создать папку которая еще не существует. Конечно отвечаем Да.


Шаг 6.

Чтобы создать новый файл, принадлежащий проекту, выбираем пункт меню File\New.


Шаг 7.

Нам нужно создать файл, описывающий наше устройство. Это Design File. И мы сейчас выбираем рисование схемы Block Diagram\Schematic File. Наше устройство очень простое, хотя и будет содержать обратные связи. Его действительно лучше рассмотреть в виде схемы. Это возможно тот случай, когда применение языков типа Verilog не очень оправданно. Текстовое описание D-триггера будет еще менее понятно, чем схема.


Шаг 8.

Сохраняем наш новый файл под именем flipflop.bdf.


Шаг 9.

В поле графического редактора схем нажимаем правую кнопку мыши и в выпадающем меню выбираем пункты Insert\Symbol – вставить элемент.


Шаг 10.

Выбираем из библиотек Quartus II. Нам нужен трехвходовый элемент И-НЕ – это \primitives\logic\nand3.


Шаг 11.

Точно так же выбираем нужные нам входы и выходы \primitives\pin\input и \primitives\pin\output.


Шаг 12.

Вот все элементы которые будут нам нужны для нашей схемы. В графическом редакторе можно кликать на элементы и выделять их. Обычные Ctrl+C и Ctrl+V позволяют копировать и вставлять выделенные участки схемы или отдельные элементы.


Шаг 13.

На самом деле нам будет нужно 6 трех-входовых элементов И-НЕ. Вот мы их и поставим.


Шаг 14.

Выбирая на панели инструментов Orthogonal Node Tool мы можем рисовать провода в нашей схеме. Начнем их рисовать. Сперва сделаем три RS-триггера.


Шаг 15.

Добавим еще входы и выходы. Поименуем их – клик правой кнопки мыши на элементе и выбираем пункт меню свойства Properties. Меняем имя элемента.
Соединяем оставшиеся входы и выходы всех элементов вот так, как на этой схеме. Вот это – типичная схема D — триггера. Она содержит вход данных D, вход для такторой частоты C, два ассинхронных входа: сброс Rn и установка Sn, два выхода: прямой Q и инверсный Qn. Внимательно посмотрите на схему и попытайтесь представить себе, как она может работать. Это очень не просто из-за обратных связей.
Создание нашего проекта практически завершено – можно пытаться симулировать его.
Обратите внимание, что нигде я не задавал тип микросхемы для нашего проекта. На самом деле назначить тип микросхемы и конкретные номера ножек для входов и выходов очень важно, если в конечном счете вы собираетесь зашить проект в чип CPLD или загрузить в FPGA. Если мы собираемся провести просто логическую симуляцию, то нам все равно на какой микросхеме это делать. Поэтому я пропустил эти шаги.


Шаг 16.

Прежде чем делать симуляцию нужно откомпилировать проект. Выбираем пункты меню Processing\Start Compilation.


Шаг 17.

После компиляции нужно еще создать специальный netlist для функциональной симуляции. Выбираем пункт меню Processing\Generate Functional Simulation Netlist.
Вообще симуляция бывает временная и функциональная.
Функциональная симуляция позволяет проверить именно логику работы. С ее помощью мы можем убедиться, что проект может и должен работать так как задумано. Прежде всего нужно делать именно функциональную симуляцию.
Временная симуляция позволяет увидеть сигналы с учетом всех возникающих задержек сигнала между элементами, входами и выходами. Временную симуляцию делают в последнюю очередь, уже после функциональной симуляции, чтобы убедиться, что схема может работать на нужной заданной частоте.
Для небольших проектов, например для платы Марсоход, вполне достаточно делать только функциональную симуляцию. Ее чип CPLD весьма быстр, а внутренняя тактовая частота всего 5Мгц. Так что с вероятностью 99,9% можно сказать, что если функциональная симуляция пройдена, то проект будет работать.


Шаг 18.

Создадим файл для симуляции. В нем мы будем описывать входные сигналы и задавать выходные сигналы, которые хотим смотреть. Выбираем пункт меню File\New и затем в появившемся диалоге Verification\Debugging Files\Vector Waveform File.


Шаг 19.

Вот такой был создан файл.


Шаг 20.

Сохраним наш файл симуляции под именем, например, flipflop.vwf.


Шаг 21.

Сейчас мы должны выбрать сигналы, которые будем смотреть и которые будем определять. Клик правой клавиши мыши на левой панели Names и в выпадающем меню выбираем пукнт Insert\Insert Node or Bus.


Шаг 22.

Появилось диалоговое окно. В нем вы можете набрать имя выхода какого нибудь сигнала или элемента. Сразу скажу, что это очень не просто. Полное имя сигнала может быть очень длинным и не всегда понятным. Поэтому лучше воспользоваться поиском сигнала в проекте. Нажимаем кнопку Node Finder.


Шаг 23.

Появляется диалоговое окно для поиска сигналов в проекте Node Finder. Оно достаточно удобное. В поле Look указано имя нашего проекта – в нем будет поиск сигнала. Здесь ничего менять не нужно. В поле Named можно задать часть имени сигнала или провода. Например, вы ищите в проекте выход модуля с именем data, но в проекте несколько модулей с выходами/входами с таким именем. Тогда для поиска в этом поле Named укажите *data*. Потом нажмете кнопку List (произвести поиск) и в таблице Nodes Found будет показан список всех модулей содержащих такой сигнал. Если указать просто *, то это значит, что нас интересуют вообще все сигналы, не зависимо от имени. Еще важное поле – Filter. Здесь из списка можно выбрать тип сигналов для поиска. Мы выбираем сейчас Pins: All – то есть нас интересуют физические входы и выходы икросхемы. Нажимаем кнопку List и видим список наших входов и выходов.


Шаг 24.

Выбираем все нужные нам сигналы слева в таблице найденых сигналов Nodes Found и переносим их вправо в таблицу выбранных сигналов Selected Nodes. Нажимаем кнопку OK.


Шаг 25.

Вот в нашем файле симуляции нужные нам сигналы.


Шаг 26.

Прежде чем редактировать сами сигналы нужно задать временную сетку (это для удобства рисования). Для этого зайдите в пункт меню Edit\Grid Size.
Еще нужно задать длительность симуляции. Для этого зайдите в пункт меню Edit\End Time.


Шаг 27.

Редактировать входные сигналы проекта можно с помощью кнопок панели инструментов. Например, выбираем сигнал Rn и нажимаем кнопку Forcing High (1). Таким образом, входной сигнал Rn становится логической единицей на всем отрезке времени. Делаем то же самое и с сигналом Sn. Логическая единица на этих сигналах делает их неактивными для D-триггера, который мы собираемся редактировать.


Шаг 28.

Выбираем сигнал C и нажимаем на панели инструментов кнопку Overwrite Clock.  Сейчас в этом диалоговом окне мы сможем задать поведение сигнала как тактовой частоты. Задаем период тактовой частоты 50нс.


Шаг 29.

Нарисуем сигнал D. Для этого нажмем на панели инструментов кнопку Waveform Editing Tool – средство для рисования. Теперь, с помощью мыши, мы можем просто рисовать сигнал. Обратите внимание как я нарисовал сигнал D. Я хочу проверить его влияние на D-триггер во всех возможных вариантах. Сигнал D у меня появляется импульсом когда C стабильно в единице, затем появляется, когда C стабильно в нуле, затем держится в единице во время спада сигнала C и, напоследок, D держится в единице, когда идет фронт сигнала C. Искусство симуляции состоит в том, чтобы проверить как можно больше важных возможных комбинаций входных сигналов. Чем больше вариантов вы проверите, тем больше вероятность, что проект будет работать правильно. Аппаратный проект, как и программный, может содержать ошибки, баги. Чем больше отсимулируете, тем больше уверенности, что критических ошибок в проекте нет.


Шаг 30.

Нужно задать тип симуляции. Зайдите в пункт меню Assignment\Settings.


Шаг 31.

В диалоговом окне Settings нас сейчас интересует раздел Simulator Settings. Здесь нужно задать тип симуляции – Functional, функциональная (нас сейчас интересует именно логика работы, а не временные задержки внутри чипа). Ну и конечно задаем имя входного файла симуляции flipflop.vwf. нажимаем OK. Вот теперь все готово для симуляции.


Шаг 32.

Запускаем симулятор из пункта меню Processing\Start Simulation.


Шаг 33.

После успешной симуляции можно рассмотреть сигналы на выходе триггера Q или инверсного ему Qn. Вот посмотрите на это чудо. Изменение входного сигнала D абсолютно не важно, важно только его состояние в момент фронта C. Именно фронт сигнала C записывает входной сигнал D на выход Q. Как же это происходит? Чтобы разобраться нам нужно посмотреть еще на внутренние сигналы нашего проекта.


Шаг 34.

Добавим еще внутренние сигналы для симуляции. Еще раз запустим диалог поиска сигналов (смотри шаг 21). В окне поиска установим фильтр Design Entity (all names) и нажмем кнопку поиска List. Теперь мы видим еще и внутренние сигналы названные A0, A1, B0, B1, C0, C1 – это имена nand3 элементов И-НЕ и значит это имена их выходных сигналов. Конечно, довольно часто, при симулировании других проектов вы можете столкнуться с фактом, что нельзя найти какой-то сигнал, он пропал. Это объясняется очень легко. Компилятор синтезатор сделал оптимизацию и просто выбросил сигнал как несущественный. Компилятор при оптимизации может выбрасывать не только комбинаторную логику, но и регистры! Что же делать, если интересующего сигнала не оказалось, если он выброшен оптимизатором? Есть два варианта: либо ограничиться тем, что есть, либо устанавливать в проект виртуальные пины (Virtual Pins). При установке виртуального пина сигнал всегда будет существовать в проекте и вы сможете смотреть симулятором сигналы в точке где он установлен. Установка виртуального пина грозит увеличением количества используемой логики, ведь часть функций могла бы быть оптимизирована, а вы не дали это сделать установкой виртуального пина!
В нашем примере D-триггера все элементы остались месте. Их нельзя оптимизировать, ведь они соединены сложными обратными связями. Посмотрим, что нам покажет симулятор на этот раз.


Шаг 35.

Вот поведение внутренних сигналов D-триггера. Теперь можно попробовать разобраться в принципе работы D-триггера. Сигналы A0 и A1 – это выходы верхнего RS-триггера первой ступени. Сигналы B0 и B1 – это выходы нижнего RS-триггера первой ступени. Сигналы A1 и B0 действуют как S и R для RS-триггера второй ступени. Из симуляции видно, что в зависимости от текущего состояния RS-триггеров первой ступени в момент прихода фронта сигнала C выходы этих триггеров устанавливаются либо в 0,1,0,1 либо в 1,0,1,0 (в порядке A0, A1, B0, B1). Одновременно с этим переключением состояние триггеров первой ступени переписывается во второй RS-триггер.

Я надеюсь, теперь, пользуясь симулятором вы сможете более детально изучить не только этот D-триггер, но и все ваши будущие проекты.

 

 

RS Вьетнамки | Примечания по электронике

— две логические или цифровые схемы для RS-триггера, одна с использованием логических элементов NAND, а другая RS-триггера с использованием логических элементов NOR


Логическая / цифровая конструкция Включает:
Типы логических вентилей Таблица логической истинности Как преобразовать вентили NAND / NOR с помощью инверторов RS Вьетнамки RS-триггер с синхронизацией по фронту Программируемый инвертор Делитель частоты типа D


Триггеры RS находят применение во многих приложениях в логических или цифровых электронных схемах.Они обеспечивают простую функцию переключения, при которой импульс на одной входной линии триггера переводит схему в одно состояние. Дальнейшие импульсы на этой линии не действуют до тех пор, пока триггер R-S не будет сброшен. Это достигается импульсом на другой входной линии. Таким образом, триггер R S переключается между двумя состояниями импульсами на разных линиях.

Хотя доступны микросхемы с функциями R-S, часто проще создать триггер R-S из запасных вентилей, которые могут быть уже доступны на плате, или на макетной плате, используя микросхему, которая может быть под рукой.Для создания триггера R S требуется либо два логических элемента NAND, либо два логических элемента NOR.

Изготовлен с использованием двух вентилей NAND и активного триггера с низким R S. Другими словами, триггер активизируется низкими импульсами. Как видно из схемы ниже, используются две входящие линии, по одной на каждый вентиль. Другие входы для каждого логического элемента И-НЕ берутся с выхода другого логического элемента И-НЕ.

Из диаграммы формы сигнала видно, что импульс низкого уровня на входе A триггера заставляет выходы изменяться: C на высокий, а D на низкий.Затем низкий импульс на входе B изменяет состояние: C становится низким, а D — высоким.

Триггер R S, использующий два логических элемента NAND

Схема для версии схемы NOR чрезвычайно похожа и выполняет ту же основную функцию. Однако при использовании версии триггера R S с логическим вентилем ИЛИ-ИЛИ схема является вариантом с активным высоким уровнем. Другими словами, входные сигналы должны быть высокими, чтобы произвести изменение на выходе. Это может определить выбор используемой интегральной схемы.Хотя версия затвора И-НЕ, вероятно, более широко используется, есть много случаев, когда схема затвора ИЛИ-НЕ имеет значение.

Триггер R S с двумя вентилями NOR

Эти схемы широко используются во многих приложениях для электронных логических схем. Они также содержатся во многих интегральных схемах, где они являются основным строительным блоком. Таким образом, триггер R S является чрезвычайно популярной схемой.

Одно из полезных применений простого триггера R S — это схема устранения дребезга переключателя.Когда какой-либо механический переключатель замыкает или размыкает контакт, соединение будет замыкаться и разрываться несколько раз, прежде чем будет выполнено или разорвано полное соединение. Хотя для многих приложений это может не быть проблемой, это когда коммутатор взаимодействует с логической схемой. Здесь серия импульсов проходит в схему, каждый из которых улавливается и формирует импульс. В зависимости от схемы это может проявляться в виде серии импульсов и ложного срабатывания схемы раньше времени.

Триггер R S, используемый в качестве схемы устранения дребезга

Эту проблему можно решить с помощью простого триггера RS.При подключении переключателя, как показано ниже, триггер изменится при первых признаках установления контакта. Дальнейшие импульсы не изменят выходной сигнал схемы. Только когда переключатель будет переведен в другое положение, схема вернется в другое состояние. Таким образом, простая схема с двумя затворами может избавить от проблем, связанных с устранением дребезга переключателя другими способами.

Дополнительные темы по цифровой логике и встраиваемым системам:
Программирование ПЛИС Встроенные системы Как работает компьютер Основы проектирования логических схем Рекомендации по проектированию логики / схем
Вернуться в меню Цифра / Логика / Обработка.. .

Что такое RS Flip Flop? Логический элемент NAND и NOR RS Flip Flop & Truth Table

A Flip Flop — бистабильное устройство. Существует три класса триггеров, они известны как защелки , триггеры с импульсным запуском триггеры, триггеры по фронту триггеры. В этом наборе слово означает, что выход схемы равен 1, а слово сброс означает, что выход равен 0.

Существует два типа триггеров: один — RS Flip Flop и JK Flip Flop .В этой статье подробно описывается RS Flip Flop.

Содержание :

RS-триггер считается одной из самых основных схем последовательной логики. Flip Flop — это бистабильное устройство с однобитной памятью.

Он имеет два входа, один называется «SET» , который устанавливает устройство (выход = 1) и помечен буквой S, а другой известен как «СБРОС» , который сбрасывает устройство (выход = 0), помеченный как R. RS означает SET / RESET.

Триггер сбрасывается обратно в исходное состояние с помощью входа RESET, а выходом является Q, который будет либо на логическом уровне «1», либо на логическом «0». Это зависит от состояния установки / сброса триггера. Слово триггера означает, что это может быть «ПЕРЕВОРОЧЕНО», перешло в одно логическое состояние или «ЗАБЛОКИРОВАНО» обратно в другое.

Базовая схема RS-триггера логического элемента И-НЕ используется для хранения данных и, таким образом, обеспечивает обратную связь с обоих выходов обратно на входы.RS-триггер фактически имеет три входа: SET, RESET и токовый выход Q, относящийся к его текущему состоянию.

Символ RS-триггера показан ниже:

Триггер NAND Gate RS

Пара перекрестно связанных вентилей NAND из 2 блоков — это самый простой способ сделать любой базовый однобитовый RS-триггер с установкой / сбросом. Он образует бистабильную установку / сброс или активную защелку логического элемента LOW RS NAND. Обратная связь подается с каждого выхода на один из других входов логического элемента И-НЕ.

Устройство состоит из двух входов; один известен как SET (S), а другой — как RESET (R).

Два выхода — это столбцы Q и Q, как показано на рисунке ниже:

Состояние набора

С учетом указанной выше схемы. Если вход R находится на логическом уровне «0» (R = 0), а вход S — на логической «1» (S = 1), элемент И-НЕ Y имеет, по крайней мере, один из своих входов на логическом «0». ». Следовательно, его выход Q должен иметь логический уровень «1» (принципы логического элемента И-НЕ). Выход (Q) возвращается на вход «A». Оба входа вентилей И-НЕ X находятся на логической «1», и, следовательно, его выход Q должен быть на логическом уровне «0».

Вход сброса R меняет свое состояние и переходит в ВЫСОКИЙ уровень до логической «1» с константой S на уровне логической «1». Вход Y логического элемента И-НЕ теперь (R = 1) и (B = 0). Выход на Q остается на ВЫСОКОМ уровне или на логическом уровне «1», поскольку один из его входов все еще находится на логическом уровне «0».

В результате нет изменений в состоянии. Следовательно, триггерная схема называется «ЗАБЛОКИРОВАННОЙ» или «УСТАНОВЛЕННОЙ» с Q = 1 и = 0.

Состояние сброса

В этом втором стабильном состоянии Q находится на логическом уровне «0», а его обратный выход Q — на логическом уровне «1».И задается формулами (R = 1) и (S = 0). Поскольку вентиль X имеет один из своих входов на логическом «0», его выход Q должен быть равным логическому уровню «1». (По принципу NAND gate). Выход Q подается на вход B, поэтому оба входа логического элемента И-НЕ Y имеют логическую «1». Следовательно, Q = 0.

Если установленный вход S теперь меняет состояние на логическую «1», а вход R остается на логической «1», выход Q по-прежнему остается НИЗКИМ на логическом уровне «0». И нет никаких изменений в состоянии.

Следовательно, состояние «СБРОС» триггерных схем было зафиксировано.

Таблица истинности Set / Reset приведена ниже:

Состояние S R Q Ǭ Описание
НАБОР 1 0 1 0 Набор Q >> 1
1 1 1 0 Без изменений
СБРОС 0 1 0 1 Сброс Q >> 0
1 1 0 1 Без изменений
НЕДЕЙСТВИТЕЛЬНО 0 0 0 1 Память с Q = 0
0 0 1 0 Память с Q = 1

Из таблицы истинности ясно, что когда оба входа S = 1 и R = 1, выходы Q и Ǭ могут быть на логическом уровне «1» или «0» в зависимости от состояния входов. .

Когда состояние входа R = 0 и S = ​​0 является недопустимым условием, и его следует избегать, потому что это даст оба выхода Q и Ǭ на логическом уровне «1» одновременно, и необходимое условие состоит в том, чтобы Q было инверсным. из Ǭ.

Триггер переходит в нестабильное состояние, так как оба выхода переходят в НИЗКИЙ уровень. Это нестабильное состояние возникает, когда вход LOW переключается на HIGH. Триггер переключается в то или иное состояние, и любой из выходов триггера переключается быстрее, чем другой.Это нестабильное состояние известно как метастабильное состояние.

Бистабильный триггер RS активируется или устанавливается на логическую «1», применяемую к его входу S, и деактивируется или сбрасывается логической «1», примененной к R. Говорят, что RS-триггер находится в недопустимом состоянии, если оба входы установки и сброса активируются одновременно.

Вьетнамки NOR Gate RS

Принципиальная схема триггера логического элемента ИЛИ-НЕ показана на рисунке ниже:

Простые однобитовые RS-триггеры изготавливаются с использованием двух перекрестно связанных вентилей ИЛИ-НЕ, соединенных в одной конфигурации.Схема будет работать аналогично схеме затвора NAND.

Таблица истинности для NOR gate RS Flip Flop показана ниже:

S R Q Ǭ
0 0 Без изменений Без изменений
0 1 0 1
1 0 1 0
1 1 0 0

Входы активны ВЫСОКОЕ, и недопустимое состояние существует, когда оба его входа находятся на логическом уровне «1».

Цифровая логика

— как работает базовый триггер RS (также известный как защелка)?

Если на одном входе высокий уровень, а на другом низкий, то логический элемент И-НЕ, подключенный к входу «низкий», будет видеть по крайней мере один «низкий» сигнал и, следовательно, будет выводить высокий уровень. Другой логический элемент И-НЕ будет видеть два «высоких» входа и, таким образом, будет выводить низкий уровень. Если вход, который был низким, переходит в высокий уровень, его логический элемент И-НЕ по-прежнему будет иметь «низкий» вход [от другого И-НЕ], и его выход, таким образом, останется высоким. Другой логический элемент И-НЕ будет продолжать видеть два «высоких» входа, а его выход останется низким.

Может оказаться полезным составить таблицу истинности, входная сторона которой включает в себя выходы логических элементов И-НЕ, а также два входа основной схемы.

  S R Q! Q -> Q! Q
Д В x x -> В L
В L x x -> L H
H H H L -> H L
В В Л В -> Л В
L L x x -> H H

H H L L -> H H *
В В В В -> L L *
  

В некоторых строках таблицы состояния для Q и! Q отмечены значком x, а не H или L. Это означает, что если другие входы имеют указанные значения, на поведение схемы они не повлияют. отмечены крестиком.Также обратите внимание, что я пометил две строки таблицы звездочками. Все остальные строки таблицы либо направляют Q и! Q для вывода чего-либо, не зависящего от того, что они в данный момент выводят, либо выводят то же самое, что и выводят в данный момент. Любая ситуация представляет собой стабильное состояние, и поэтому не может быть неопределенности в отношении того, что схема должна или будет делать в таких случаях. Однако две линии, отмеченные звездочками, разные. Они указывают, что если оба выхода высокие, они оба должны быть низкими, а если оба низкие, то оба должны быть высокими.Они представляют собой нестабильные состояния, и неясно, что именно будет делать схема. Если один из входов изменится раньше другого, схема может вести себя так, как если бы входы были HHHL или HHLH, и принять стабильное состояние. В качестве альтернативы, поскольку выход, который переключается с высокого на низкий или наоборот, на короткое время проходит через промежуточное состояние (назовем его Средним), возможно, что логический элемент И-НЕ, где один вход является высоким, а другой — средним, может выводить среднее состояние, в в этом случае оба выхода могут оказаться в неудобном среднем состоянии.

На практике, большинство вентилей И-НЕ, учитывая «средний» вход, будут иметь тенденцию выдавать высокий или низкий уровень, но их выход будет переключаться намного медленнее, чем если бы их входы находились на допустимых логических уровнях. В итоге, если в какой-то момент схема находится в состоянии HHLL или HHHH, она в конечном итоге перейдет в состояние HHHL или HHLH, но время, необходимое для этого, может на порядки превышать нормальное время переключения схемы. .

Причина, по которой состояние с низким уровнем SR помечено как «запрещено», заключается в том, что если в какой-то момент времени цепь находится в одном из четко определенных состояний, единственный способ перейти в одно из «темных» состояний будет: будет, если S и R либо одновременно низкие, либо настолько близки друг к другу, что кажутся одновременными.Если этого не допустить, то не придется беспокоиться о том, что схема будет делать в своих мутных состояниях.

SR Вьетнамки

  • Изучив этот раздел, вы сможете:
  • Описать схемы триггеров SR и банку:
  • • Опишите типичные применения триггеров SR.
  • • Распознавайте стандартные обозначения схем для триггеров SR.
  • • Распознавать триггерные интегральные схемы SR.
  • • Составьте таблицы истинности для триггеров SR.
  • • Постройте временные диаграммы, чтобы объяснить работу триггеров SR.
  • Узнайте об альтернативных формах шлепанцев SR.
  • • Триггер Clocked SR.
  • • Защелка RS.
  • Используйте программное обеспечение для моделирования триггеров SR.

Типичные области применения триггеров SR.

Базовым строительным блоком, который делает возможной компьютерную память, а также используется во многих последовательных логических схемах, является триггер или бистабильная схема. Всего два взаимосвязанных логических элемента составляют базовую форму этой схемы, выход которой имеет два стабильных состояния выхода. Когда схема запускается в одно из этих состояний подходящим входным импульсом, она «запоминает» это состояние до тех пор, пока оно не будет изменено дальнейшим входным импульсом или пока не будет отключено питание. По этой причине схему можно также назвать бистабильной защелкой.

SR-триггер можно рассматривать как 1-битную память, поскольку он сохраняет входной импульс даже после его прохождения. Триггеры (или двухсторонние) различных типов могут быть сделаны из логических вентилей, и, как и в случае с другими комбинациями логических вентилей, вентили И-НЕ и ИЛИ-ИЛИ являются наиболее универсальными, причем И-НЕ используется наиболее широко. Это связано с тем, что он не только универсален, то есть может имитировать любую из других стандартных логических функций, но и дешевле в изготовлении. Другими, более широко используемыми типами триггеров являются JK, тип D и тип T, которые являются развитием триггеров SR и будут изучены в Модулях 5.3 и 5.4.

Рис. 5.2.1 Рис. 5.2.1 SR Flip-flop (активирован низкий уровень)

Триггер SR.

Триггер SR (Set-Reset) является одной из простейших последовательных схем и состоит из двух вентилей, соединенных, как показано на рис. 5.2.1. Обратите внимание, что выход каждого элемента подключен к одному из входов другого элемента, создавая форму положительной обратной связи или «перекрестной связи».

Схема имеет два активных входа низкого уровня, обозначенных S и R, «НЕ» обозначается полосой над буквой, а также два выхода, Q и Q.В таблице 5.2.1 показано, что происходит с выходами Q и Q, когда логический 0 применяется к входам S или R.

Таблица истинности SR-триггера (Таблица 5.2.1)

  1. Выход Q устанавливается на логическую 1 путем подачи логического 0 на вход S.
  2. Возврат входа S к логической 1 не имеет никакого эффекта. Импульс 0 (высокий-низкий-высокий) был «запомнен» Q.
  3. Q сбрасывается в 0 с помощью логического 0, подаваемого на вход R.
  4. Когда R возвращается к логической 1, 0 на Q «запоминается» Q.

Проблемы с SR Flip-flop

Однако есть некоторые проблемы с работой этой самой простой схемы триггеров. Для условий с 1 по 4 в Таблице 5.2.1 Q является обратным Q. Однако в строке 5 оба входа равны 0, что делает Q и Q = 1, и поскольку они больше не являются противоположными логическими состояниями, хотя это состояние возможно, в практических схемах это «не допускается».

В строке 6 оба входа имеют логическую единицу, а выходы показаны как «неопределенные», это означает, что, хотя Q и Q будут в противоположных логических состояниях, неизвестно, будет ли Q равным 1 или 0, однако обратите внимание, что в отсутствие каких-либо входных импульсов, оба входа обычно имеют логическую 1.Обычно это нормально, поскольку выходы будут в состоянии, запомненном с момента последнего входного импульса. Неопределенное или неопределенное логическое состояние возникает, только если входы изменяются с 0,0 на 1,1 вместе. Этого следует избегать при нормальной работе, но это может произойти при первом включении питания. Это может привести к неопределенным результатам, но триггер будет нормально работать после подачи входного импульса на любой из входов.

Таким образом, SR-триггер представляет собой простую 1-битную память. Если вход S переводится в логический 0, а затем обратно в логическую 1, любые последующие импульсы логического 0 в S не будут влиять на выход.

Рис. 5.2.2 Switch Bounce

Переключатель отключения подпрыгивания

Тот факт, что повторяющиеся импульсы на входах S (или R) игнорируются после того, как начальный импульс устанавливает или сбрасывает выход Q, делает SR Flip-flop полезным для устранения дребезга переключателя.

Когда любой движущийся объект сталкивается с неподвижным объектом, он имеет тенденцию отскакивать; контакты в переключателях не являются исключением из этого правила. Хотя контакты могут быть крошечными, а движение — небольшим, по мере того, как контакты замыкаются, они будут стремиться подпрыгивать, а не замыкаться и оставаться закрытыми.

Рис. 5.2.3 Типичные скачки переключателя

Это вызывает ряд очень быстрых включений и выключений на короткое время, пока контакты не перестанут дергаться в закрытом положении. Продолжительность подпрыгивания может быть очень короткой, как показано на рис. 5.2.3, где несколько быстрых импульсов возникают в течение примерно 2 мс после первоначального включения переключателя (красная стрелка). Для многих приложений этот дребезг переключателя можно игнорировать, но в цифровых схемах повторяющиеся единицы и нули, возникающие после замыкания переключателя, будут распознаваться как дополнительные действия переключения.

Рис. 5.2.4 Цепь устранения дребезга триггерного переключателя SR

Цепь устранения дребезга переключателя

Триггер SR очень эффективен в устранении эффектов дребезга переключателя, а на рис. 5.2.4 показано, как триггер SR может быть использован для создания чистых импульсов с использованием SWI, который представляет собой переключающий переключатель «прерывание перед включением». Когда SW1 подключает верхний контакт к 0 В, вход S переключается с логической 1 на логический 0, а R «подтягивается» к логической 1 с помощью R1.

Как только S находится на уровне логического 0 (в момент «а» на рис.5.2.4) на выходе Q будет логическая 1, и любые последующие импульсы из-за дребезга переключателя будут игнорироваться.

Когда SW1 переключается на нижний контакт, будет короткое время (между моментами «b» и «c» на рис. 5.2.4), когда ни S, ни R не будут подключены к 0 В. В течение этого времени S возвращается к логической 1, поэтому оба входа будут иметь логическую 1 до момента времени «c», когда SW1 соединит R с 0 В, а Q сбрасывается до логического 0, завершая выходной импульс. Использование переключателя «пауза перед включением», а не переключателя «включение перед размыканием», важно, поскольку оно гарантирует, что в течение периода переключения (время «b» — время «c» на рис.5.2.4) оба входа находятся в логической 1, а не в недопустимом состоянии, когда оба входа будут иметь логический 0. Это гарантирует, что выходы Q и Q никогда не будут в одном и том же логическом состоянии.

Хотя во время переключения SW1 оба входа находятся на логической 1, это не приводит к неопределенному состоянию, описанному в таблице 5.2.1, поскольку один или другой из входов всегда находится на логическом 0, прежде чем оба входа станут логическими 1.

Рис. 5.2.5 Защелка RS с высокой активацией

Защелка RS

Триггеры также могут рассматриваться как схемы с защелками, поскольку они запоминают или «фиксируют» изменение на своих входах.Обычная форма защелки RS показана на рис. 5.2.5. В этой схеме входы S и R теперь стали входами S и R, что означает, что они теперь будут иметь «активный высокий уровень».

Они также поменялись местами, вход R теперь находится на вентиле, имеющем выход Q, а вход S — на вентиле Q. Эти изменения происходят из-за того, что схема использует логические элементы ИЛИ-НЕ вместо И-НЕ.

Таблица истинности защелки RS (Таблица 5.2.2)

  1. Q устанавливается в 1, когда вход S переходит в логическую 1.
  2. Это запоминается на Q после того, как на входе S возвращается логический 0.
  3. Q сбрасывается в 0, когда вход R переходит в логическую 1.
  4. Это запоминается на Q после того, как на входе R возвращается логический 0.
  5. Если оба входа имеют логическую 1, Q совпадает с Q (недопустимое состояние).
  6. Состояние выходов не может быть гарантировано, если входы меняются с 1,1 на 0, 0 одновременно.

Временные диаграммы

Рис. 5.2.6 Временная диаграмма фиксации RS

Таблицы истинности не всегда являются лучшим методом для описания работы последовательной схемы, такой как триггер SR.Часто предпочтительны временные диаграммы, которые показывают, как логические состояния в различных точках цепи меняются со временем.

На рис. 5.2.6 показана временная диаграмма, описывающая действие базовой защелки RS для логических изменений в R и S. В момент времени (а) S переходит в высокий уровень и устанавливает Q, который остается высоким до момента (b), когда S становится низким. и R переходит в высокий уровень, сбрасывая Q. В течение периода (c) оба S и R имеют высокий уровень, вызывая недопустимое состояние, когда оба выхода имеют высокий уровень. После периода (c) Q остается высоким до времени (d), когда R переходит в высокий уровень, сбрасывая Q.Период (e) — это еще один недопустимый период, в конце которого оба входа становятся низкими, вызывая неопределенное состояние выхода в периоде (f).

Триггер SR с синхронизацией

На рис. 5.2.7 показан полезный вариант базового триггера SR, синхронизированного триггера SR. Добавив два дополнительных логических элемента И-НЕ, можно управлять синхронизацией переключения выхода после изменения логических состояний в S и R путем подачи импульса логической единицы на вход тактового сигнала (CK). Обратите внимание, что теперь входы обозначены буквами S и R, что означает, что входы теперь «активированы по высокому уровню».Это связано с тем, что два дополнительных логических элемента И-НЕ отключены, пока на входе CK низкий уровень, поэтому выходы полностью изолированы от входов и, таким образом, сохраняют любое предыдущее логическое состояние, но когда на входе CK высокий уровень (во время тактового импульса), вход NAND ворота действуют как инверторы. Тогда, например, логическая 1, применяемая к S, становится логическим 0, подаваемым на вход S активной схемы второго каскада триггера SR.

Рис. 5.2.7 Триггер SR с синхронизацией с высокой активацией

Основным преимуществом входа CK является то, что выход этого триггера теперь может быть синхронизирован со многими другими схемами или устройствами, которые используют те же часы.Эта компоновка может использоваться для основной области памяти, например, путем применения различных логических состояний к диапазону из 8 триггеров, а затем применения тактового импульса к CK, чтобы заставить схему сохранять байт данных.

Базовая форма синхронизированного триггера SR, показанная на рис. 5.2.7, является примером триггера, запускаемого по уровню. Это означает, что выходы могут перейти в новое состояние только в то время, когда тактовый импульс находится на высоком уровне (логическая 1). Возможность изменять вход при высоком CK может быть проблемой для этой схемы, так как любые входные изменения, происходящие в течение периода высокого CK, также изменят выходы.Более эффективный метод запуска, который позволяет изменять выходы только в один конкретный момент, обеспечивается устройствами с запуском по фронту, доступными в триггерах типа D и JK.

SR ИС для триггеров

Состоит из двух вентилей, триггеры SR с низким уровнем активации легко реализовать с использованием стандартных элементов NAND, но активные триггеры с низким SR (называемые триггерами SR) доступны в виде пакетов Quad в семействе LS TTL как 74LS279 от Texas Instruments.

Обозначения цепей для триггеров

Рис.5.2.8 Обозначения схемы SR Flip-flop

Вместо того, чтобы рисовать принципиальную схему для отдельных версий триггеров с затвором, их обычно рисуют в виде блоков. Некоторые часто используемые блочные версии триггеров SR и RS показаны на рис. 5.2.8.

Flip Flops, R-S, J-K, D, T, Master Slave

Цифровому компьютеру нужны устройства, которые могут хранить информацию. Триггер — это двоичное запоминающее устройство. Он может хранить двоичный бит 0 или 1. Он имеет два стабильных состояния HIGH и LOW i.е. 1 и 0. Он имеет свойство оставаться в одном состоянии бесконечно, пока входной сигнал не направит его на переключение в другое состояние. Его еще называют бистабильным мультивибратором.

Базовая форма триггера — хранить данные. Их можно использовать для записи или того, какое значение переменной (входное, выходное или промежуточное). Триггеры также используются для осуществления контроля над функциональностью цифровой схемы, то есть изменения работы схемы в зависимости от состояния одного или нескольких триггеров.Эти устройства в основном используются в ситуациях, когда требуется одно или несколько из этих трех.

Операции, хранение и последовательность.

Вьетнамки с защелкой

Триггер R-S (Reset Set) — самый простой из всех и наиболее легкий для понимания. По сути, это устройство, которое имеет два выхода, один из которых является инверсным или дополнительным по отношению к другому, и два входа. Импульс на одном из входов для перехода в определенное логическое состояние. Выходы будут оставаться в этом состоянии до тех пор, пока аналогичный импульс не будет подан на другой вход.Эти два входа называются входами Set и Reset (иногда называемыми входами предварительной настройки и сброса).

Такой триггер может быть сделан просто путем перекрестного соединения двух инвертирующих вентилей. Можно использовать вентиль И-НЕ или ИЛИ-ИЛИ. Рисунок 1 (a) показывает RS-триггер с вентилем И-НЕ, а Рисунок 1 (b) показывает ту же схему с вентилем ИЛИ-НЕ.

Рисунок 1: Триггер R-S с фиксацией, использующий вентили И-НЕ и ИЛИ-ИЛИ

Чтобы описать схему на Рисунке 1 (а), предположим, что изначально оба R и S находятся в состоянии логической 1, а этот выход находится в состоянии логического 0.

Теперь, если Q = 0 и R = 1, то это состояния входов элемента B, следовательно, выход элемента B равен 1 (что делает его инверсией Q, т. Е. 0). Выход элемента B подключен к входу элемента A, поэтому, если S = ​​1, оба входа элемента A находятся в состоянии логической 1. Это означает, что выход вентиля A должен быть 0 (как было изначально указано). Другими словами, состояние 0 в Q постоянно отключает вентиль B, так что любое изменение в R не имеет никакого эффекта. Также состояние 1 в постоянно активирует вентиль A, так что любое изменение S будет передаваться через Q.Вышеуказанные условия составляют одно из стабильных состояний устройства, называемое состоянием сброса, поскольку Q = 0.

Теперь предположим, что триггер RS в состоянии сброса, вход S переходит в 0. Выход элемента A, то есть Q, переходит в 1, а при Q = 1 и R = 1 выход элементов B () будет идти. до 0, а теперь 0 вентиль A отключен, сохраняя Q в 1. Следовательно, когда S возвращается в состояние 1, это не влияет на триггер, тогда как изменение R вызовет изменение выходного сигнала вентиля B.Вышеупомянутые условия составляют другое стабильное состояние устройства, называемое состоянием Set, поскольку Q = 1. Обратите внимание, что изменение состояния S с 1 на 0 привело к переходу триггера из состояния Reset в состояние Set.

Есть еще одно условие ввода, которое еще не было рассмотрено. То есть, когда оба входа R и S переводятся в логическое состояние 0. Когда это произойдет, оба Q и будут принудительно установлены в 1 и будут оставаться до тех пор, пока R и S сохраняются в 0. Однако, когда оба входа возвращаются в 1 невозможно узнать, будет ли триггер зафиксирован в состоянии сброса или состояния установки.Условие называется неопределенным из-за этого неопределенного состояния. При использовании R-S-триггера необходимо проявлять большую осторожность, чтобы гарантировать, что оба входа не получают команды одновременно.

Таблица 1: Таблица истинности для триггера NAND R-S
Начальные условия Входы (импульсные) Окончательный результат
Q S р Q
1 0 0 неопределенный
1 0 1 1 0
1 1 0 0 1
1 1 1 1 0
0 0 0 неопределенный
0 0 1 1 0
0 1 0 0 1
0 1 1 0 1

или более просто показано в таблице 2

Таблица 2: Таблица истинности простого триггера NAND R-S
S R Q
0 0 неопределенный
0 1 Комплект (1)
1 0 Сброс (0)
1 1 Без изменений

При использовании логического элемента ИЛИ-НЕ входы R и S транспонируются по сравнению с версией NAND.Также стабильное состояние, когда оба R и S равны 0. Изменение состояния осуществляется путем переключения соответствующего входа в состояние 1. Неопределенное состояние теперь — это когда оба R и S одновременно находятся на логической 1. Таблица 3 показывает эту операцию.

Таблица 3: Таблица истинности триггеров NOR Gate R-S
S R Q
0 0 Без изменений
0 1 Сброс (0)
1 0 Комплект (1)
1 1 Неопределенный

RS Flip Flop с тактовой частотой

Триггер с защелкой RS требует прямого ввода, но без часов.Очень полезно добавлять часы, чтобы точно контролировать время, в которое триггер изменяет состояние своего выхода.

В синхронизированном триггере R-S соответствующие уровни, подаваемые на их входы, блокируются до получения импульса от другого источника, называемого часами. Триггер меняет состояние только при подаче тактового импульса в зависимости от входов. Базовая схема показана на рисунке 2. Эта схема образована добавлением двух логических элементов И на входах триггера R-S. Помимо управляющих входов Set (S) и Reset (R), есть также вход часов (C).

Рисунок 2: Синхронизированный RS-триггер
Таблица 4: Таблица истинности для синхронизированного R-S-триггера
Начальные условия Входы (импульсные) Окончательный результат Комментарий
Q S р Q (т + 1) Без изменений
0 0 0 0 Без изменений
0 0 1 0 Прозрачный Q
0 1 0 1 Набор Q
0 1 1 ??? неопределенный
1 0 0 1 Без изменений
1 0 1 0 Прозрачный Q
1 1 0 1 Набор Q
1 1 1 ??? неопределенный

Таблица возбуждения для триггера R-S очень просто выводится, как показано ниже

Таблица 5: Таблица возбуждения для R-S Flip Flop
S R Q
0 0 Без изменений
0 1 Сброс (0)
1 0 Комплект (1)
1 1 Неопределенный

D Вьетнамки

Тип D (триггер данных или задержки) имеет один вход данных в дополнение к входу часов, как показано на рисунке 3.

Рисунок 3: D-триггер

По сути, такой тип триггера является модификацией синхронизируемых триггеров RS из базового триггера-защелки, а элементы ИЛИ-НЕ преобразуют его в тактовый триггер RS. Вход D идет напрямую на вход S, а его дополнение через вентиль НЕ применяется ко входу R.

Этот вид триггера предотвращает достижение значения D на выходе до тех пор, пока не появится тактовый импульс. Действие схемы прямолинейно и выглядит следующим образом.

Когда тактовый сигнал низкий, оба логических элемента И отключены, поэтому D может изменять значения, не влияя на значение Q.С другой стороны, когда часы высоки, оба логических элемента И включены. В этом случае Q принудительно равняется D, когда часы снова становятся низкими, Q сохраняет или сохраняет последнее значение D. Таблица истинности для такого триггера приведена ниже в таблице 6.

Таблица 6: Таблица истинности для D-триггера
S R Q (т + 1)
0 0 0
0 1 1
1 0 0
1 1 1

Таблица возбуждения для D-триггера очень просто выводится, как показано ниже.

Таблица 7: Таблица возбуждения для D-триггера
S Q
0 0
1 1

Вьетнамки JK

Одним из самых полезных и универсальных триггеров является триггер JK. Уникальные особенности триггеров JK:

  1. Если оба входа J и K имеют значение 1 и применяется тактовый импульс, то выход изменит состояние независимо от своего предыдущего состояния.
  2. Если оба входа J и K находятся в 0 и применяется тактовый импульс, выход не будет изменен. В работе триггера JK нет неопределенного условия, т.е. у него нет неоднозначного состояния. Принципиальная схема триггера JK показана на рисунке 4.
Рисунок 4: JK Flip Flop

Когда J = 0 и K = 0

Эти входы J и K отключают вентили И-НЕ, поэтому тактовый импульс не влияет на триггер. Другими словами, Q возвращает последнее значение.

Когда J = 0 и K = 1,

Верхний вентиль И-НЕ отключен, нижний вентиль И-НЕ включен, если Q равен 1, поэтому триггер будет сброшен (Q = 0, = 1), если он еще не находится в этом состоянии.

Когда J = 1 и K = 0

Нижний вентиль И-НЕ отключен, а верхний вентиль И-НЕ включен, если он равен 1. В результате мы сможем установить триггер (Q = 1, = 0), если он еще не установлен

Когда J = 1 и K = 1

Если Q = 0, нижний логический элемент И-НЕ отключен, верхний вентиль И-НЕ включен.Это установит триггер, и, следовательно, Q будет 1. С другой стороны, если Q = 1, нижний логический элемент И-НЕ будет включен, и триггер будет сброшен, и, следовательно, Q будет равно 0. Другими словами, когда J и K равны оба являются высокими, тактовые импульсы вызывают переключение триггера JK. Таблица истинности для триггера JK приведена в таблице 8.

Таблица 8: Таблица истинности для триггера JK
Начальные условия Входы (импульсные) Окончательный результат
Q S р Q (т + 1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

Таблица возбуждения для JK-триггера очень просто выводится, как указано в таблице 9.

Таблица 9: Таблица возбуждения для JK Flip Flop
S R Q
0 0 Без изменений
0 1 0
1 0 1
1 1 Переключить

T Вьетнамки

Метод предотвращения неопределенного состояния, обнаруживаемого при работе триггера RS, состоит в том, чтобы обеспечить только один вход (вход T), например, триггер действует как тумблер.Переключить означает перейти на предыдущий этап, т.е. переключиться в противоположное состояние. Он может быть построен из синхронизированного RS-триггера с обратной связью от выхода ко входу, как показано на рисунке 5.

Рисунок 5: T-триггер

Такой триггер также называется переключающимся триггером. В таком триггере последовательность чрезвычайно узких триггеров управляет входом T каждый раз, когда один из этих триггеров переключает стадию на выходе триггера. Например, Q перед срабатыванием триггера равно 0. Тогда верхний логический элемент И разрешен, а нижний вентиль И отключен.Когда срабатывает триггер, это приводит к высокому уровню S на входе.

Устанавливает выход Q на 1. Когда следующий триггер появляется в точке T, активируется нижний логический элемент И и триггер проходит на вход R, что приводит к сбросу триггера.

Поскольку каждый входящий триггер попеременно изменяется на входы установки и сброса, триггер переключается. Для создания одного цикла выходного сигнала требуется два триггера. Это означает, что выходной сигнал имеет половину частоты входного сигнала, иначе говоря, T-триггер делит входную частоту на два.Таким образом, такую ​​схему также называют схемой деления на два.

Недостатком триггера является то, что состояние триггера после подачи триггерного импульса известно только в том случае, если известно предыдущее состояние. Таблица истинности для T-триггера приведена в таблице 7.

Таблица 7: Таблица истинности для T-триггера
Q n т Q n + 1
0 0 0
0 1 1
1 0 1
1 1 0

Таблица возбуждения для T-триггера получается очень просто, как показано в таблице 8.

Таблица 8: Таблица возбуждения для T-триггера
т Q
0 Q n
1 n

Обычно микросхемы T-триггера недоступны. Его можно построить с помощью триггера JK, RS или D. На рисунке 6 показано соотношение T-триггера с использованием JK-триггера.

Рисунок 7: Триггер JK & D, подключенный как T-триггер

Триггер D-типа может быть изменен путем внешнего подключения как каскад T-типа, как показано на рисунке 7.Поскольку Q-логика используется в качестве D-входа, каждый тактовый импульс передается в каскад, противоположный выходу Q. Таким образом, каскад, имеющий Q — 0 транзисторов = 1, обеспечивает переключающее действие, если бы каскад имел Q = 1, тактовый импульс привел бы к передаче Q = 0, снова обеспечивая переключающее действие. Таким образом, триггер D-типа, подключенный, как показано на рисунке 6, будет работать как каскад T-типа, дополняя каждый тактовый импульс.

Шлепанцы Master Slave

На рисунке 8 показана принципиальная схема главного слэйва J-K триггера

. Рисунок 8: Главный-подчиненный JK-триггер

Рисунок 8: Главный-подчиненный JK-триггер

Главный-подчиненный триггер содержит два синхронизированных триггера.Первый называется ведущим, а второй ведомым. Когда часы высоки, мастер активен. Выход мастера устанавливается или сбрасывается в соответствии с состоянием входа. Поскольку ведомое устройство в этот период является информативным, его выход остается в предыдущем состоянии. Когда тактовая частота становится низкой, выходной сигнал ведомого триггера изменяется, поскольку он становится активным в течение низкого периода тактовой частоты. Конечным выходом триггера ведущего ведомого является выход триггера ведомого устройства. Таким образом, выход триггера ведущего ведомого доступен в конце тактового импульса.


Работа с таблицей истинности и объяснение

Термин «цифровой» в электронике означает создание, обработку или сохранение данных в виде двух состояний. Два состояния могут быть представлены как ВЫСОКИЙ или НИЗКИЙ, положительный или неположительный, установленный или сброшенный, что в конечном итоге является двоичным. Высокое значение равно 1, а низкое — 0, поэтому цифровая технология выражается в виде серии нулей и единиц. Например, 011010, в котором каждый термин представляет отдельное состояние. Таким образом, этот процесс фиксации в аппаратном обеспечении выполняется с использованием определенных компонентов, таких как защелка или триггер, мультиплексор, демультиплексор, кодеры, декодеры и т. Д., Все вместе называемые Последовательные логические схемы .

Итак, мы собираемся обсудить триггеры , также называемые защелками . Защелки также можно понимать как бистабильный мультивибратор как два стабильных состояния. Как правило, эти схемы защелки могут быть активными с высоким или низким активным уровнем, и они могут запускаться сигналами HIGH или LOW соответственно.

Распространенные типы шлепанцев:

  1. RS Триггер (RESET-SET)
  2. D Триггер (данные)
  3. JK Вьетнамки (Джек-Килби)
  4. T Триггер (тумблер)

Из вышеперечисленных типов только триггеры JK и D доступны в виде интегрированной ИС и также широко используются в большинстве приложений.

Здесь, в этой статье, мы обсудим SR Flip Flop и рассмотрим другие Flip Flop в следующих статьях.

SR Триггер:

Шлепанцы

SR использовались в обычных приложениях, таких как MP3-плееры, домашние кинотеатры, портативные аудио док-станции и т. Д. Но в настоящее время вместо них используются триггеры JK и D из-за их универсальности. Защелка SR может быть построена с воротами NAND или NOR. Любой из них будет дополнять друг друга входом и выходом.Здесь мы используем логические элементы NAND для демонстрации триггера SR.

Всякий раз, когда синхросигнал НИЗКИЙ, входы S и R никогда не будут влиять на выход . Часы должны быть высокими, чтобы входы стали активными. Таким образом, триггер SR представляет собой управляемую бистабильную защелку, в которой тактовый сигнал является управляющим сигналом. Опять же, это делится на триггер SR, запускаемый положительным фронтом, и триггер SR, запускаемый отрицательным фронтом . Таким образом, выход имеет два стабильных состояния, основанных на входах, которые обсуждались ниже.

Таблица истинности SR Flip-Flop:

Состояние CLK

ВХОД

ВЫХОД

Часы

S ’

Р ’

Q

Q ’

НИЗКИЙ

х

х

0

1

ВЫСОКИЙ

0

0

0

1

ВЫСОКИЙ

1

0

1

0

ВЫСОКИЙ

0

1

0

1

ВЫСОКИЙ

1

1

1

0

Размер памяти SR-триггера составляет один бит.S (Set) и R (Reset) являются входными состояниями для триггера SR. Q и Q ’представляют собой выходные состояния триггера. Согласно таблице, в зависимости от входов, выход меняет свое состояние. Но важно учитывать, что все это может происходить только при наличии тактового сигнала.

Мы конструируем триггер SR с использованием логического элемента И-НЕ , который выглядит следующим образом:

Используемая микросхема — SN74HC00N (четырехканальный вентиль с положительной И-НЕ с 2 входами).Это 14-контактный корпус, который содержит 4 отдельных логических элемента NAND. Ниже представлена ​​схема контактов и соответствующее описание контактов.

Требуемых компонентов:

  1. IC SN74HC00 (Quad NAND Gate) — 1 No.
  2. LM7805 — 1 №
  3. Тактильный переключатель — 3
  4. аккумулятор 9В — 1 шт.
  5. светодиод (зеленый — 1; красный — 2)
  6. Резисторы (1 кОм — 2; 220 кОм -2)
  7. Макет
  8. Соединительные провода

Принципиальная схема триггера SR

и пояснение:

Здесь мы использовали IC SN74HC00N для демонстрации SR Flip Flop Circuit, , которая имеет четыре логических элемента NAND внутри.Источник питания IC был ограничен МАКСИМУМОМ 6 В, и данные доступны в таблице данных. Это показано на снимке ниже.

Следовательно, мы использовали регулятор LM7805, чтобы ограничить напряжение питания и напряжение на контактах максимумом 5 В.

Работа SR Flip Flop:

Две кнопки S (Установить) и R (Сброс) являются входными состояниями для триггера SR. Два светодиода Q и Q ’представляют собой выходные состояния триггера. Батарея 9 В действует как вход для регулятора напряжения LM7805.Следовательно, регулируемый выход 5 В используется в качестве напряжения постоянного тока и вывода на ИС. Таким образом, для разных входов на S ’и R’ соответствующий выход можно увидеть через светодиоды Q и Q ’.

Таблица истинности и соответствующие состояния различаются в зависимости от типа конструкции, которая может использовать вентили И-НЕ или ИЛИ-ИЛИ. Здесь это делается с помощью логических элементов NAND. Штифты S ’и R’ обычно опускаются. Следовательно, состояние входа по умолчанию будет S ’= 0, R’ = 0.

Ниже мы описали все четыре состояния SR Flip-Flop с использованием схемы SR-триггера, выполненной на макетной плате .

Состояние 1: Часы — ВЫСОКИЙ; S ’- 0; R ’- 0; Q — 0; Q ’- 0

Для входов состояния 1 светится КРАСНЫЙ светодиод, указывающий, что Q ’ВЫСОКИЙ, а ЗЕЛЕНЫЙ светодиод показывает, что Q имеет низкий уровень.

Состояние 2: Часы — ВЫСОКИЙ; S ’- 1; R ’- 0; Q — 1; Q ’- 0

Для входов «Состояние 2» горит ЗЕЛЕНЫЙ светодиод, указывая на то, что Q имеет ВЫСОКИЙ уровень, а КРАСНЫЙ светодиод показывает, что Q ’имеет низкий уровень.

Состояние 3: Часы — ВЫСОКИЙ; S ’- 0; R ’- 1; Q — 0; Q ’- 1

Для входов состояния 3 светится КРАСНЫЙ светодиод, указывая на то, что Q ’ВЫСОКИЙ, а ЗЕЛЁНЫЙ светодиод показывает, что Q на НИЗКОМ.

Состояние 4: Часы — ВЫСОКИЙ; S ’- 1; R ’- 1; Q — 1; Q ’- 1

Для входов состояния 4 светятся КРАСНЫЙ и ЗЕЛЕНЫЙ светодиоды, указывая на то, что Q&Q ‘ВЫСОКОЕ. Но состояние практически не стабильно. Выходной сигнал становится Q = 1 & Q ’= 0 из-за нестабильности и отсутствия непрерывных часов.

Pintech RS-5 Внешний барабанный триггер

Описание

ТРИГГЕР ПРОДАЖ №1 В МИРЕ!

Внешние триггеры Pintech RS-5 могут устанавливаться на головке или на корпусе для обеспечения превосходной чувствительности и отклика.Система крепления «Kwik Klip» гарантирует, что входной разъем остается на месте и крепится к любому натяжному стержню без клея! Наша эксклюзивная в отрасли конструкция свободно плавающего спускового механизма позволяет спусковому крючку свободно плавать внутри корпуса, что обеспечивает наилучшее срабатывание и надежность.

Эти внешние триггеры, специально разработанные для всемирно известной триггерной системы Pintech, обеспечивают лучшую чувствительность и отклик на рынке. Легко снимается и может применяться снова и снова.Если вы ищете лучшие триггеры для денег, то вот они!

Система фиксации триггера TT3 от Pintech: Защищает и надежно удерживает спусковой крючок на месте. Больше не нужно беспокоиться о случайном нажатии на спусковой крючок. Изготовлен из углеродистой стали для гарантии защиты. Используйте их, чтобы лучше закрепить их на сетчатых головках.

У меня плотная ударная установка, и у меня не может быть больших громоздких триггеров на пути моих палочек. В Pintech есть важные пьезоэлементы, защищенные небольшим прочным кожухом, и ничто другое не мешает мне, поэтому я могу установить их внутри или снаружи корпуса или на головке большого барабана, и они будут выполнять свою работу, не мешая моей игре.Они легко и удобно закрепляются в любом месте, где вы хотите. — Терри Боззио

Характеристики:

  • Возможность установки на головку или кожух
  • Отличается эксклюзивным монтажным диском Pintech, который позволяет свободно плавающей камере свободно перемещаться вместе с головкой барабана и не повредить ее.
  • Превосходная чувствительность и отклик
  • Монтажная система Kwik Klip
  • Специально разработан для акустических или сетчатых головок
  • Американский производитель Pintech

Дополнительная информация

Масса НЕТ
Размеры НЕТ
Опции:

Триггер RS-5, триггер RS-5 + триггер-ловушка, RS-5 триггер (5 шт.), RS-5 триггер + триггер-ловушка (5 шт.)

.

Добавить комментарий

Ваш адрес email не будет опубликован.